JPS60226169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60226169A JPS60226169A JP59083350A JP8335084A JPS60226169A JP S60226169 A JPS60226169 A JP S60226169A JP 59083350 A JP59083350 A JP 59083350A JP 8335084 A JP8335084 A JP 8335084A JP S60226169 A JPS60226169 A JP S60226169A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にライングｆ
あるいはダブルウェルと呼ばれる相補型（Ｃ）ＭＯＳ
）ランジスタの製造方法の改良に係わる。
あるいはダブルウェルと呼ばれる相補型（Ｃ）ＭＯＳ
）ランジスタの製造方法の改良に係わる。
従来、０ＭＯ８）ランジスタは例えば第１図（ａ）〜（
ｃ）に示すように製造されている（ Ｌ、 Ｃ，Ｐａｒ
ｒｉｌｌ。
ｃ）に示すように製造されている（ Ｌ、 Ｃ，Ｐａｒ
ｒｉｌｌ。
”Ｔｗｉｎ−Ｔｕｂ ０ＭＯ８−Ａ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒ ＶＬＳＩＣｌｒｃｕｉｔａ” ＩＥＤＭ
Ｒｅｐｏｒｔ ２９ 、ｌ １ ｔ １９８０）ｅま
ず、Ｐ＋型の半導体基板１上に酸化膜パターン２を介し
てＳｉ、Ｎ、膜ノ母ターン３を形成した後、この８１、
Ｎ４膜／４’ターン３をマスクとして基板１表面にリン
をイオン注入し、ｎ型不純物領域４を形成する（第１図
（ＩＬ）図示）。つづいて、前記８１３Ｎ４膜・平ター
／３をマスクとして熱処理を施し、厚い熱酸化膜５を形
成するとともに、ｎ型不純物領域４中の不純物を拡散し
てＮウェル６を形成する（第１図（ｂ）図示）。次いで
、８１３Ｎ４膜パターン３を除去した後、厚い熱酸化膜
５をマスクとして基板１にボロンを導入し、Ｐウェル７
を形成した後、図示しないがＮウェル６、Ｐウェル７に
素子を形成して０ＭＯ８）ランジスタラ製造する（第１
図（ｅ）図示）。
ｇｙ ｆｏｒ ＶＬＳＩＣｌｒｃｕｉｔａ” ＩＥＤＭ
Ｒｅｐｏｒｔ ２９ 、ｌ １ ｔ １９８０）ｅま
ず、Ｐ＋型の半導体基板１上に酸化膜パターン２を介し
てＳｉ、Ｎ、膜ノ母ターン３を形成した後、この８１、
Ｎ４膜／４’ターン３をマスクとして基板１表面にリン
をイオン注入し、ｎ型不純物領域４を形成する（第１図
（ＩＬ）図示）。つづいて、前記８１３Ｎ４膜・平ター
／３をマスクとして熱処理を施し、厚い熱酸化膜５を形
成するとともに、ｎ型不純物領域４中の不純物を拡散し
てＮウェル６を形成する（第１図（ｂ）図示）。次いで
、８１３Ｎ４膜パターン３を除去した後、厚い熱酸化膜
５をマスクとして基板１にボロンを導入し、Ｐウェル７
を形成した後、図示しないがＮウェル６、Ｐウェル７に
素子を形成して０ＭＯ８）ランジスタラ製造する（第１
図（ｅ）図示）。
しかしながら、従来技術によれば、Ｎウェル６とＰウェ
ル２間に互いに重なる相殺領域８が生じるため、素子の
微細化が妨げられるとともに、寄生バイポーラトランジ
スターのノやンチスルー耐圧が劣化するという欠点を有
する。ここで、上記文献の場合について、８１３Ｎ４膜
／４’ターフ３の端部（ウェルエラ−／）９がらのＮウ
ェル６、Ｐウェル７の横方向の距離と、相殺領域の表面
の不純物濃度を相殺されていないウェルの表面の不純物
濃度で割った濃度比（Ｃｓ ／Ｃｓ ｏ ）との関係は
、第２図に示す通シであった。なお、図中の（イ）、（
ロ）、ｏうは夫々Ｐウェルのみ基板に形成した場合の特
性曲線、Ｎウェルのみ基板に形成した場合の特性曲線、
Ｐウェル、Ｎウェルの両者を形成した場合の特性曲線を
示す。同図よシ、相殺領域８がウェルエツジ９がら６μ
ｍにまで達成することが明らかである。
ル２間に互いに重なる相殺領域８が生じるため、素子の
微細化が妨げられるとともに、寄生バイポーラトランジ
スターのノやンチスルー耐圧が劣化するという欠点を有
する。ここで、上記文献の場合について、８１３Ｎ４膜
／４’ターフ３の端部（ウェルエラ−／）９がらのＮウ
ェル６、Ｐウェル７の横方向の距離と、相殺領域の表面
の不純物濃度を相殺されていないウェルの表面の不純物
濃度で割った濃度比（Ｃｓ ／Ｃｓ ｏ ）との関係は
、第２図に示す通シであった。なお、図中の（イ）、（
ロ）、ｏうは夫々Ｐウェルのみ基板に形成した場合の特
性曲線、Ｎウェルのみ基板に形成した場合の特性曲線、
Ｐウェル、Ｎウェルの両者を形成した場合の特性曲線を
示す。同図よシ、相殺領域８がウェルエツジ９がら６μ
ｍにまで達成することが明らかである。
しかるに、こうした相殺領域９０発生の原因の一つとし
て、Ｎウェル６、Ｐウェル７の深さが５〜６μｍと深く
すぎることが考えられる。そこで、それらの深さを例え
ば２１μｍ程度まで浅く形成することが提案されたが、
この場合、Ｐウェル７′がチャネル部のインプラを兼ね
る等の理由よシＰウェル７′がＮウェル６′に比べて浅
く形成されることがあシ、第３図に示す如くＮウェル６
′の下部がＰウェル７′の方へはシ出し、ここでパンチ
スルー耐圧を劣化させる。そこで、とのはシ出しを防ぐ
ためにＰウェル７′の拡散時間を長くしたＤ、Ｎウェル
６′の深さをさらに浅くすることが考えられるが、前者
の場合相殺領域を拡大させ、後者の場合Ｎウェル７′中
のトランジスタの特性を劣化させるとともにＮウェル７
′の面抵抗は許容できないほど高くなる。
て、Ｎウェル６、Ｐウェル７の深さが５〜６μｍと深く
すぎることが考えられる。そこで、それらの深さを例え
ば２１μｍ程度まで浅く形成することが提案されたが、
この場合、Ｐウェル７′がチャネル部のインプラを兼ね
る等の理由よシＰウェル７′がＮウェル６′に比べて浅
く形成されることがあシ、第３図に示す如くＮウェル６
′の下部がＰウェル７′の方へはシ出し、ここでパンチ
スルー耐圧を劣化させる。そこで、とのはシ出しを防ぐ
ためにＰウェル７′の拡散時間を長くしたＤ、Ｎウェル
６′の深さをさらに浅くすることが考えられるが、前者
の場合相殺領域を拡大させ、後者の場合Ｎウェル７′中
のトランジスタの特性を劣化させるとともにＮウェル７
′の面抵抗は許容できないほど高くなる。
本発明は上記事情に鑑みてなされたもので、Ｎウェル、
Ｐウェル間の相殺領域を従来と比べ著しく少なくするこ
とができ、もって素子の微細化及びノ臂ンチスルー耐圧
の向上をなし得る半導体装置の製造方法を提供すること
を目的とする。
Ｐウェル間の相殺領域を従来と比べ著しく少なくするこ
とができ、もって素子の微細化及びノ臂ンチスルー耐圧
の向上をなし得る半導体装置の製造方法を提供すること
を目的とする。
本発明は、半導体基板上に耐酸化膜／やターン、絶縁膜
パターンを形成する工程と、全面にマスク材料層を形成
した後、これを反応性イオンエツチングによル除去し前
記両・やターンの側壁にこれを残存させる工程と、残存
するマスク材料層及び絶縁膜パターンをマスクとして基
板に第１導電型の不純物を導入する工程と、残存するマ
スク材料層、絶縁膜パターンを除去後、耐酸化膜パター
ンをマスクとして熱処理を施すことによシ基板に厚い酸
化膜とともに、第１のウェルを形成する工程と、耐酸化
膜パターンを除去後、厚い酸化膜をマスクとして基板に
第２導電型の不純物を導入し、第２のウェルを前記第１
のウェルに対し自己整合的に形成する工程とを具備する
ことにょシ前記目的を達成することを図った。
パターンを形成する工程と、全面にマスク材料層を形成
した後、これを反応性イオンエツチングによル除去し前
記両・やターンの側壁にこれを残存させる工程と、残存
するマスク材料層及び絶縁膜パターンをマスクとして基
板に第１導電型の不純物を導入する工程と、残存するマ
スク材料層、絶縁膜パターンを除去後、耐酸化膜パター
ンをマスクとして熱処理を施すことによシ基板に厚い酸
化膜とともに、第１のウェルを形成する工程と、耐酸化
膜パターンを除去後、厚い酸化膜をマスクとして基板に
第２導電型の不純物を導入し、第２のウェルを前記第１
のウェルに対し自己整合的に形成する工程とを具備する
ことにょシ前記目的を達成することを図った。
以下、本発明を０ＭＯ８）ランジスタの製造に適用した
場合について第４図（ａ）〜（ｊ）を参照して説明する
。
場合について第４図（ａ）〜（ｊ）を参照して説明する
。
〔：〕 まず、Ｐ＋型のシリコン基板１１上に、後記多
結晶シリコン層に対して選択比を有する゛−絶縁膜とし
ての厚さ約１０００１の第１の５ｔＯ２膜１２、厚さ約
５００Ｘの第１の多結晶シリコン層１３．８１３Ｎ４膜
１４、厚い第２の８１０２膜１６を順次堆積した。（第
４図６）図示）。つづいて、前記第２のｓｉｏ□膜１
ｇ 、８１．Ｎ４膜１４をＮウェル形成予定部に対応す
る部分が開孔するようにパターニングし、８１０２膜パ
ターン１５′、Ｓｔ、Ｎ４膜パターン（耐酸化膜パター
ン）１４′を夫々形成した（第４図（旬図示）。この際
、第１の多結晶シリコン層１３は８１ 、Ｎ４膜１４に
対して選択比を有するためＳ １ 、Ｎ４膜１４等のパ
ターニング時に多少エツチングされるものの、第１の５
ＩＯ２映１２までエツチングされることなく基板表面の
ダメージの恐れはない。次いで、全面に前記５１３Ｎ４
膜ノ矛ター／１４′及び８１０２膜パターン１５′の夫
々の膜厚の和とｔ１ホ同厚のマスク材料層としての第２
の多結晶シリコン層１６を堆積した（第４図（ｅ）図示
）。しかる後、この多結晶シリコン層１６を反応性エツ
チング（ＲＩＥ）によシ除去し、前記５ｔｏ２膜ノｆタ
ーン１５′と８１３Ｎ４膜パターン１４′の側壁のみに
多結晶シリコン層１６′を残存させた。この際、薄い第
１の多結晶シリコン層１３も同時に選択的にエツチング
除去された。更に、８１０２１１ｊ／リーン１５′及び
残存する多結晶シリコン層１６’をマスクとして基板１
１にｎ型不純物例えばリンをイオン注入し、イオン注入
層１７を形成した（第４図（ｄ）図示）。この後、残存
する多結晶シリコン層１６′、該シリコン層１６′下の
第１の多結晶シリコン層１３をＣＤＥ法によυ除去した
（第４図（ｅ）図示）。
結晶シリコン層に対して選択比を有する゛−絶縁膜とし
ての厚さ約１０００１の第１の５ｔＯ２膜１２、厚さ約
５００Ｘの第１の多結晶シリコン層１３．８１３Ｎ４膜
１４、厚い第２の８１０２膜１６を順次堆積した。（第
４図６）図示）。つづいて、前記第２のｓｉｏ□膜１
ｇ 、８１．Ｎ４膜１４をＮウェル形成予定部に対応す
る部分が開孔するようにパターニングし、８１０２膜パ
ターン１５′、Ｓｔ、Ｎ４膜パターン（耐酸化膜パター
ン）１４′を夫々形成した（第４図（旬図示）。この際
、第１の多結晶シリコン層１３は８１ 、Ｎ４膜１４に
対して選択比を有するためＳ １ 、Ｎ４膜１４等のパ
ターニング時に多少エツチングされるものの、第１の５
ＩＯ２映１２までエツチングされることなく基板表面の
ダメージの恐れはない。次いで、全面に前記５１３Ｎ４
膜ノ矛ター／１４′及び８１０２膜パターン１５′の夫
々の膜厚の和とｔ１ホ同厚のマスク材料層としての第２
の多結晶シリコン層１６を堆積した（第４図（ｅ）図示
）。しかる後、この多結晶シリコン層１６を反応性エツ
チング（ＲＩＥ）によシ除去し、前記５ｔｏ２膜ノｆタ
ーン１５′と８１３Ｎ４膜パターン１４′の側壁のみに
多結晶シリコン層１６′を残存させた。この際、薄い第
１の多結晶シリコン層１３も同時に選択的にエツチング
除去された。更に、８１０２１１ｊ／リーン１５′及び
残存する多結晶シリコン層１６’をマスクとして基板１
１にｎ型不純物例えばリンをイオン注入し、イオン注入
層１７を形成した（第４図（ｄ）図示）。この後、残存
する多結晶シリコン層１６′、該シリコン層１６′下の
第１の多結晶シリコン層１３をＣＤＥ法によυ除去した
（第４図（ｅ）図示）。
〔１１〕 次に、５１０２膜パターン１５′及び露出す
る第１の５ＩＯ２膜１２を除去した（第４図（ｆ）図示
）。
る第１の５ＩＯ２膜１２を除去した（第４図（ｆ）図示
）。
つづいて、Ｓ ｉ ３Ｎ＜ ％ ノ４ターン１４′をマ
スクとして熱処理を行なって、厚さ７０００〜１００Ｏ
ＯＸの厚い酸化膜１８を形成するとともに、前記イオン
注入層１７を若干活性化させ、活性化層処理を十分性な
って活性化層１９からＮウェル２０を形成した（第４図
（ｇ）図示）。しかる後、Ｓ １５Ｎ４膜ノリーン１４
′及び該ノリーン１４′下の第１の多結晶シリプン層１
３を除去し、基板１１上の第１の５ｉｎ２挨Ｊ ２をエ
ツチング除去した（第４図（１）図示）。なお、第１の
８１０□膜１２のエツチングの際、厚い酸化膜１８も同
時にエツチングされるが、充分な厚さを有するため、後
工程のＰウェル形成のためのイオン注入用マスクとして
十分な厚さを保っている。更に、厚い酸化膜１８をマス
クとして露出する基板１ノにＰ型不純物例えばボロンを
導入し、Ｐウェル２１を形成した。以下、周知の技術に
よ、９Ｎウ工ル２０表面にＰ＋型のソース、ドレイン領
域２２．２３を、同Ｎウェル２０上にｆ−）絶縁ｐＡ２
４を介してダート電極２５を、かつＰウェル２１表面に
Ｎ＋型のソース、ドレイン領域２６゜２７を、同Ｎウェ
ル２０上にダート絶縁膜２８を介してダート電極２９を
形成した後、全面に層間絶縁膜３０を形成し、更に前記
各ソース、ドレイン領域２２，２３，２６，２７の夫々
の一部に対応する眉間絶縁膜３０にコンタクトホール３
１・・・を形成し、Ａｔ−８１からなる取出し配線３２
・・・を形成して０ＭＯ８）ランジスタを製造する（第
４図（」）図示）。
スクとして熱処理を行なって、厚さ７０００〜１００Ｏ
ＯＸの厚い酸化膜１８を形成するとともに、前記イオン
注入層１７を若干活性化させ、活性化層処理を十分性な
って活性化層１９からＮウェル２０を形成した（第４図
（ｇ）図示）。しかる後、Ｓ １５Ｎ４膜ノリーン１４
′及び該ノリーン１４′下の第１の多結晶シリプン層１
３を除去し、基板１１上の第１の５ｉｎ２挨Ｊ ２をエ
ツチング除去した（第４図（１）図示）。なお、第１の
８１０□膜１２のエツチングの際、厚い酸化膜１８も同
時にエツチングされるが、充分な厚さを有するため、後
工程のＰウェル形成のためのイオン注入用マスクとして
十分な厚さを保っている。更に、厚い酸化膜１８をマス
クとして露出する基板１ノにＰ型不純物例えばボロンを
導入し、Ｐウェル２１を形成した。以下、周知の技術に
よ、９Ｎウ工ル２０表面にＰ＋型のソース、ドレイン領
域２２．２３を、同Ｎウェル２０上にｆ−）絶縁ｐＡ２
４を介してダート電極２５を、かつＰウェル２１表面に
Ｎ＋型のソース、ドレイン領域２６゜２７を、同Ｎウェ
ル２０上にダート絶縁膜２８を介してダート電極２９を
形成した後、全面に層間絶縁膜３０を形成し、更に前記
各ソース、ドレイン領域２２，２３，２６，２７の夫々
の一部に対応する眉間絶縁膜３０にコンタクトホール３
１・・・を形成し、Ａｔ−８１からなる取出し配線３２
・・・を形成して０ＭＯ８）ランジスタを製造する（第
４図（」）図示）。
しかして、本発明によれば、５１３Ｎ４膜・ぐターン１
４′、５１０２パターン１５′の側壁に多結晶シリコン
層１６′を残存させ後、この残存多結晶シリコン層１ｔ
ｆ、Ｂ１ｏ□膜ツクターン１ ｓ’ ヲマスクトシて基
板１１にリンをイオン注入し、更に残存多結晶シリコン
層１６’ 、５１０２ 候パターン１５′等の除去後５
ｔ３Ｎ４７ｚ＋ターン１４′をマスクとした熱処理によ
って厚い酸化膜１８、Ｎウェル２０を形成するとともに
１．８１３Ｎ４ ＨＭ−パターン１４′、該パターン１
４′下の第１の多結晶シリコン層１３、第１の８１０２
換１２を除去した後、厚い酸化膜１８をマスクとして基
板１１にボロンを導入しＰウェル２１を形成するため、
Ｎウェル２０とＰウェル２ノの相殺領域を第５図に示す
如くウェルエツジから１μｍ程度にまで、短縮できると
ともに、Ｎウェル２０の下部におけるはシ出しも従来と
比べ大巾に減少できる。従って、素子の微細化を図シ、
素子の集積度を向上できる。また、上記と同様の理由か
ら、寄生・々イポーラトランゾスタのノクンチスルー耐
圧を向上できるとともに、Ｐウェル２１の濃度ピークを
第６図に示す如くｎチャネル局Ｓトランジスタの拡散深
さの接合深さ程度とすることができ、ｎチャネルＭＯ８
）ランジスタのチャネル部にパンチスルー防止用の深い
イオン注入をする必要がなく、工程数を減少できる。こ
こで、仮にＮウェル２０の濃度を５Ｘ１０”閉−３程度
とすると、ＰチャネルＭＯ８）ランジスタのチャネル部
にも深いイオン注入工程を必要とせず、工程を大巾に減
少することになる。なお、第６図において、横軸はＰウ
ェルの深さ方向の距離を、縦軸はＰウェルの不純物濃度
の対数を夫々示す。
４′、５１０２パターン１５′の側壁に多結晶シリコン
層１６′を残存させ後、この残存多結晶シリコン層１ｔ
ｆ、Ｂ１ｏ□膜ツクターン１ ｓ’ ヲマスクトシて基
板１１にリンをイオン注入し、更に残存多結晶シリコン
層１６’ 、５１０２ 候パターン１５′等の除去後５
ｔ３Ｎ４７ｚ＋ターン１４′をマスクとした熱処理によ
って厚い酸化膜１８、Ｎウェル２０を形成するとともに
１．８１３Ｎ４ ＨＭ−パターン１４′、該パターン１
４′下の第１の多結晶シリコン層１３、第１の８１０２
換１２を除去した後、厚い酸化膜１８をマスクとして基
板１１にボロンを導入しＰウェル２１を形成するため、
Ｎウェル２０とＰウェル２ノの相殺領域を第５図に示す
如くウェルエツジから１μｍ程度にまで、短縮できると
ともに、Ｎウェル２０の下部におけるはシ出しも従来と
比べ大巾に減少できる。従って、素子の微細化を図シ、
素子の集積度を向上できる。また、上記と同様の理由か
ら、寄生・々イポーラトランゾスタのノクンチスルー耐
圧を向上できるとともに、Ｐウェル２１の濃度ピークを
第６図に示す如くｎチャネル局Ｓトランジスタの拡散深
さの接合深さ程度とすることができ、ｎチャネルＭＯ８
）ランジスタのチャネル部にパンチスルー防止用の深い
イオン注入をする必要がなく、工程数を減少できる。こ
こで、仮にＮウェル２０の濃度を５Ｘ１０”閉−３程度
とすると、ＰチャネルＭＯ８）ランジスタのチャネル部
にも深いイオン注入工程を必要とせず、工程を大巾に減
少することになる。なお、第６図において、横軸はＰウ
ェルの深さ方向の距離を、縦軸はＰウェルの不純物濃度
の対数を夫々示す。
また、８１．Ｎ４膜ノ平ターン１４’上の５１０２膜ノ
ぐターン１５′の存在によシ、これら両ノ膏ターン１４
′。
ぐターン１５′の存在によシ、これら両ノ膏ターン１４
′。
１５′の側壁に残存する多結晶シリコン層１６′の残存
量を精度よく操作できるとともに、Ｓｉｏ２膜パターン
１５′をエツチング除去した後、厚い酸化膜１８を形成
するためのマスクとなる８１５Ｎ４膜ノやターン１４′
のストレスを従来通シに保つことができる。
量を精度よく操作できるとともに、Ｓｉｏ２膜パターン
１５′をエツチング除去した後、厚い酸化膜１８を形成
するためのマスクとなる８１５Ｎ４膜ノやターン１４′
のストレスを従来通シに保つことができる。
更に、第１の多結晶シリコン層１３の存在によシ、厚い
第２の５ＩＯ２膜１５．５１６Ｎ４膜１４のツクターニ
ング時に、第１の５ＩＯ２膜１２もエツチングして基板
１１表面に損傷を及ぼすことを回避できる。また、第１
の５ＩＯ２膜１２の存在によシ、第２の多結晶シリコン
層１６をエツチングする際、基板１１表面に損傷を及ば
ずことを回避できる。
第２の５ＩＯ２膜１５．５１６Ｎ４膜１４のツクターニ
ング時に、第１の５ＩＯ２膜１２もエツチングして基板
１１表面に損傷を及ぼすことを回避できる。また、第１
の５ＩＯ２膜１２の存在によシ、第２の多結晶シリコン
層１６をエツチングする際、基板１１表面に損傷を及ば
ずことを回避できる。
なお、上記実施例では、耐酸化膜ノやターン、マスク材
料層、このマスク材料層に対し選択比を有する絶縁膜と
して、夫々Ｓｉ３Ｎ４膜・ぐターン、多結晶シリコン層
、ＳｌＯ□膜を用いたが、これに限らない。
料層、このマスク材料層に対し選択比を有する絶縁膜と
して、夫々Ｓｉ３Ｎ４膜・ぐターン、多結晶シリコン層
、ＳｌＯ□膜を用いたが、これに限らない。
上記実施例では、Ｎウェルをはじめに形成した後Ｐウェ
ルを形成したが、この逆の順序で両ウェルを形成しても
よい。
ルを形成したが、この逆の順序で両ウェルを形成しても
よい。
上記実施例では、８１３Ｎ４膜パターン、５ＩＯ２膜パ
ターンをＮウェル形成予定部に対応する部分が開孔する
ように形成したが、これに限らず、Ｎウェル形成予定部
の一部に対応する部分が開孔するように８１５Ｎ４膜パ
ターンを形成してもよい。
ターンをＮウェル形成予定部に対応する部分が開孔する
ように形成したが、これに限らず、Ｎウェル形成予定部
の一部に対応する部分が開孔するように８１５Ｎ４膜パ
ターンを形成してもよい。
上記実施例では、Ｐ＋型のシリコン基板を用いて０ＭＯ
８）ランゾスタを形成する場合について述べたが、これ
に限らず、Ｎ型のシリコン基板を用いてもよい。
８）ランゾスタを形成する場合について述べたが、これ
に限らず、Ｎ型のシリコン基板を用いてもよい。
以上詳述した如く本発明によれば、Ｎウェル、Ｐウェル
を互いに自己整合的に形成して両者間の相殺領域を従来
より少なくシ、もって素子の集積度の向上、ノクンチス
ルー耐圧の向上等をなし得る０ＭＯ８）ランジスタの半
導体装置を提供できるものである。
を互いに自己整合的に形成して両者間の相殺領域を従来
より少なくシ、もって素子の集積度の向上、ノクンチス
ルー耐圧の向上等をなし得る０ＭＯ８）ランジスタの半
導体装置を提供できるものである。
第１図（ａ）〜（ｅ）は従来の０ＭＯ８）ランゾスタの
製造方法を工程順に示す断面図、第２図は第１図（ｅ）
の０ＭＯ８）ランジスタにおけるウェルの横方向距離と
相殺領域との関係を示す特性図、第３図はウェルの深さ
が浅い場合の０ＭＯ８）ランジスタの断面図、第４図（
ａ）〜（ｊ）は本発明の一実施例に係る０ＭＯ８）ラン
ノスタの製造方法を工程順に示す断面図、第５図は本発
明に係る０ＭＯ８）ランジスタのウェルの横方向の距離
と不純物濃度との関係を示す特性図、第６図は同トラン
ジスタのＰウェルの深さ方向の距離とＰウェルの不純物
濃度との関係を示す特性図である。 １１・・・Ｐ 型のシリコン基板、Ｊ ２ 、１５・・
・ＳｉＯ２膜、１３．１６．１６’・・・多結晶シリコ
ン層、１４・・・Ｓｉ、Ｎ４膜、１４′・・・Ｉ！１１
３Ｎ４膜ノぐターン（耐酸化膜パターン）、１５′・・
・５ｔｏ２膜ノ＋ターン、１８・・・厚い酸化膜、２０
・・・Ｎウェル、２１・・・Ｐウェル、２２．２６・・
・ソース領域、２３．２７・・・ドレイン領域、２４．
２８・・・ダート絶縁膜、２５．２９・・・ダート電極
、３０・・・層間絶縁膜、３１・・・コンタクトホール
、３２゛・・・取出し配線。 ワ：ルの７！７ｆｌ＝５！斤離 第４ 口 第４図 第４図 １８ ２１６ 図
製造方法を工程順に示す断面図、第２図は第１図（ｅ）
の０ＭＯ８）ランジスタにおけるウェルの横方向距離と
相殺領域との関係を示す特性図、第３図はウェルの深さ
が浅い場合の０ＭＯ８）ランジスタの断面図、第４図（
ａ）〜（ｊ）は本発明の一実施例に係る０ＭＯ８）ラン
ノスタの製造方法を工程順に示す断面図、第５図は本発
明に係る０ＭＯ８）ランジスタのウェルの横方向の距離
と不純物濃度との関係を示す特性図、第６図は同トラン
ジスタのＰウェルの深さ方向の距離とＰウェルの不純物
濃度との関係を示す特性図である。 １１・・・Ｐ 型のシリコン基板、Ｊ ２ 、１５・・
・ＳｉＯ２膜、１３．１６．１６’・・・多結晶シリコ
ン層、１４・・・Ｓｉ、Ｎ４膜、１４′・・・Ｉ！１１
３Ｎ４膜ノぐターン（耐酸化膜パターン）、１５′・・
・５ｔｏ２膜ノ＋ターン、１８・・・厚い酸化膜、２０
・・・Ｎウェル、２１・・・Ｐウェル、２２．２６・・
・ソース領域、２３．２７・・・ドレイン領域、２４．
２８・・・ダート絶縁膜、２５．２９・・・ダート電極
、３０・・・層間絶縁膜、３１・・・コンタクトホール
、３２゛・・・取出し配線。 ワ：ルの７！７ｆｌ＝５！斤離 第４ 口 第４図 第４図 １８ ２１６ 図
Claims (5)
- （１） 半導体基板上に耐酸化膜／（ターン、絶縁膜パ
ターンを形成する工程と、全面にマスク材料層を形成じ
た後、これを反応性イオンエツチングによシ除去し前記
両パターンの側壁にこれを残存させる工程と、残存する
マスク材料層及び絶縁膜パターンをマスクとして基板に
第１導電型の不純物を導入する工程と、残存するマスク
材料層、絶縁膜）４ターンを除去後、耐酸化膜・母ター
ンをマスクとして熱処理を施すことによシ基板に厚い酸
化膜とともに、第１のウェルを形成する工程と、耐酸化
膜・母ターンを除去後、厚い酸化膜をマスクとして基板
に第２導電型の不純物を導入し、第２のウェルを前記第
１のウェルに対し自己整合的に形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - （２） 半導体基板上べ耐酸化膜パターン、絶縁膜ノ４
ターンを形成するのに先立ち、基板上にマスク材料層に
対し選択比を有する絶縁膜を形成し、これをマスク材料
層のエツチング時のストン／ぐ−として用いることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）耐酸化膜パターンとしてＳｉ３Ｎ４膜Δターンを
用いることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （４） マスク材料層として多結晶シリコン層を用いる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - （５） マスク材料層に対し選択比を有する絶縁膜とし
て５ｉｎ２膜を用いることを特徴とする特許請求の範囲
第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083350A JPS60226169A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083350A JPS60226169A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226169A true JPS60226169A (ja) | 1985-11-11 |
Family
ID=13799983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083350A Pending JPS60226169A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| US5028555A (en) * | 1987-12-02 | 1991-07-02 | Advanced Micro Devices, Inc. | Self-aligned semiconductor devices |
-
1984
- 1984-04-25 JP JP59083350A patent/JPS60226169A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028555A (en) * | 1987-12-02 | 1991-07-02 | Advanced Micro Devices, Inc. | Self-aligned semiconductor devices |
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
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