JPH0348459A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH0348459A
JPH0348459A JP2082423A JP8242390A JPH0348459A JP H0348459 A JPH0348459 A JP H0348459A JP 2082423 A JP2082423 A JP 2082423A JP 8242390 A JP8242390 A JP 8242390A JP H0348459 A JPH0348459 A JP H0348459A
Authority
JP
Japan
Prior art keywords
film
forming
deposited film
emitter
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2082423A
Other languages
English (en)
Other versions
JPH0557741B2 (ja
Inventor
Shuichi Kameyama
亀山　周一
Kazuya Kikuchi
菊池　和也
Hiroshi Shimomura
浩 下村
Mizuki Segawa
瀬川　瑞樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of JPH0348459A publication Critical patent/JPH0348459A/ja
Publication of JPH0557741B2 publication Critical patent/JPH0557741B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/009—Bi-MOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラトランジスタ及びＭＯＳトランジス
タを同一半導体基板上に形成した複合型ＬＳＩに関し　
特に　高密度化及び高速化を図ることができる半導体装
置及びその製造方法に関すん 従来の技術 近抵　バイポーラトランジスタと相補型ＭＯＳトランジ
スタ（ＣＭＯＳトランジスタ）を一体化形成したＢｉ−
ＣＭＯＳ構造の半導体装置の提案が数多く見られも 従来提案されているＢｉ−ＣＭＯＳ構造の半導体装置の
一例を第４図に示す。第４図に示す半導体装置の製造方
法を下記に示も まｆＳ　Ｎ”埋込層２、Ｐ０埋込層３、Ｎエピタキシャ
ル層４、Ｐ型ウェル層５、分離酸化膜６の形成されたＰ
型シリコン基板１のバイポーラ領域にＰ゛ベース拡散層
７を形成し，た抵　ゲート酸化膜８を形成すも 次に　バイボーラ領域の酸化膜８をエッチングしてエミ
ッタ拡散窓を形成した抵　全面に多結晶シリコン膜（Ｐ
ｏｌｙＳｉ膜）を堆積すも　その抵　砒素をイオン注入
し熱処理によりＮ０エミッタ拡散層９を形成すも 次Ｅ，ＰｏｌｙＳｉ層をエッチングしてＭＯＳトランジ
スタのゲート電極１０及びパイボーラトランジスタのエ
ミッタ電極１１を形成する。
次に　Ｐチャンネル型ＭＯＳトランジスタのソース・ド
レイン拡散層１２，　　Ｎチャンネル型ＭＯＳトランジ
スタのソース・ドレイン拡散層ｌ３を形成した後、絶縁
膜１４を形成する。その後、バイポーラトランジスタの
エミッタコンタクト窓１５，ベースコンタクト窓１ａ．
　　Ｎチャンネル型ＭＯＳトランジスタのソース・ドレ
インコンタクト窓１７、Ｐチャンネル型ＭＯＳトランジ
スタのソース・ドレインコンタクト窓１８を形成して第
４図の如き構造の半導体装置を得も 発明が解決しようとする課題 第４図に示す如き構造の半導体装置及びその製造方法で
｛よ　次のような問題点かあも（１）ゲート酸化膜８形
成後、ゲート電極となるＰｏｌｙＳｉ層を堆積する前に
バイポーラトランジスタのエミッタ拡散窓を形成する工
程が入るので、ゲート酸化膜８への汚染が問題となん （２）エミッタ窓形成ｉＰｏｌｙＳｉ層を堆積する前に
エミッタ領域上の自然酸化膜を除去するためにデップエ
ッチを入れる必要があも　しかしなかぺ　第４図の如き
構造及びその製造方法で１よゲート酸化膜が１０ｎｍ程
度になった場合、デップエッチによりゲート酸化膜厚が
減少するので特性変化あるいはピンホールによる特性不
良が発生しＭＯＳトランジスタ及びバイポーラトランジ
スタで問題となん　また　バイポーラトランジスタでは
　酸化膜８をエミッタ拡散マスク及びエミッタ電極であ
るＰｏ　ｌ　ｙＳ　ｉ層１１と下地シリコン基板との絶
縁膜として用いているた△　エミッターベース間の耐圧
不良あるいはエミッターベース間のリーク電流増犬など
の特性不良が問題となる。
（３）近抵　ゲート電極幅は０．８μｍ程度と微細化さ
れており、ゲート電極１０のみをマスクにしてソース・
ドレイン１″ｌ．１３を形成すると拡散層が横方向に拡
がりＭＯＳトランジスタの特性が劣化するという問題点
がある。
（４）バイポーラトランジスタで｛よ　活性ベース拡散
層であるベース拡散層７にベースコンタクト窓１６を形
成するた奴　ベースコンタクト抵抗が高く、且ス　ペー
ス抵抗が高くなるという問題点があも 本発明（よ　このような従来の問題を鑑へ　これらの問
題を解決した高密度で、且ス　高速な特性を有する半導
体装置及びその製造方法を提供することを目的とすも 課題を解決するための手段 本発明ｉｔ（１）第１の導電体薄膜からなるゲート電極
側面に少なくとも堆積被膜からなる側壁スペーサが形成
されたＭＯＳトランジスタと、第２の導電体薄膜からな
るエミッタ電極下部領域にエミッタ拡散窓を有する前記
堆積被膜が形成された縦型バイポーラトランジスタが同
一半導体基板上に形成されていることを特徴とする半導
体装置であん　ま？Ｑ（２）第１の導電体薄膜からなる
ゲート電極側面に少なくとも堆積被膜からなる側壁スペ
ーサが形成されたＭＯＳトランジスタと、ベース幅を規
定する第２の導電体薄膜の下部に前記堆積被膜が形成さ
れた横型バイポーラトランジスタが同一半導体基板上に
形成されていることを特徴とする半導体装置であも （３）半導体基板の一主面上の少なくともＭＯＳ領域に
ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に
第１の導電体薄膜からなるＭＯＳトランジスタのゲート
電極を形成する工程と、前記半導体基板上に所望の膜厚
を有する堆積被膜を形成する工程と、少なくとも縦型バ
イポーラトランジスタのエミッタ領域の前記堆積被膜を
エッチングしてエミッタ拡散窓を形成する工程と、前記
エミッタ拡散窓上部に前記エミッタ拡散窓より大きい第
２の導電体薄膜からなるエミッタ電極を形成する工程を
備えた半導体装置の製造方法であんま？，，．（４）半
導体基板の一主面上の少なくともＭＯＳ領域にゲート酸
化膜を形成する工程と、前記ゲート酸化膜上に第１の導
電体薄膜からなるＭＯＳトランジスタのゲート電極を形
成する工程と、前記半導体基板上に所望の膜厚を有する
堆積被膜を形成する工程と、少なくとも横型バイポーラ
トランジスタのベース幅を規定する第２の導電体薄膜を
前記堆積被膜の上に形成する工程を備えた半導体装置の
製造方法であも 作用 本発明は上記構或により次のように作用する。
（１）縦型ＮＰＮバイポーラトランジスタのエミッタ電
極下部領域に堆積被膜を形成した構造によりエミッタ電
極となる第２の導電体薄膜堆積前に自然酸化膜等を除去
するためにデップエッチを入れてもピンホールの発生が
なく、ＭＯＳトランジスタ及びバイポーラトランジスタ
の特性劣化と歩留の劣化を防止することができも　まな
　ゲート酸化膜形成直後にゲート電極となる第１の導電
体薄膜を形成するのでゲート酸化膜を汚染しなｂ〜（２
）ＭＯＳトランジスタのゲート電極側面に堆積被膜から
なる側壁スベーサを形成し　縦型ＮＰＮバイポーラトラ
ンジスタのエミッタ電極下部領域に堆積被膜を残存させ
た構造及びその製造方法で１友　堆積被膜の膜厚の制御
だけで必要とする側壁スペーサの幅を得ることができる
ので制御が容易玄　且ス　工程が簡略化できも （３）ＭＯＳトランジスタのゲート電極側面に堆積被膜
からなる側壁スペーサを形成した構造により、ソース・
ドレイン拡散層形成における拡散層の横方向への拡がり
によるＭＯＳトランジスタの特性劣化（ショートチャン
ネル効凰　バンチスルー効果等）を防止することができ
、微細な素子が実現できも （４）縦型ＮＰＮバイポーラトランジスタのエミッタ拡
散窓形砥　エミッタ拡散層形忠　第２の導電体薄膜のエ
ッチングによるエミッタ電極を形成する工程のとき、Ｍ
ＯＳ領域は堆積被膜で保護されているの″ｆｆｌＭＯＳ
領域に影響を与えることなく形成することができる。
（５）異方性のドライエッチングにより第１の堆積被挾
　あるいは　第１及び第２の堆積被膜をエッチングする
ことによりＰチャンネル型ＭＯＳトランジスタのソース
・ドレイン拡散層形成と同時に縦型ＮＰＮバイポーラト
ランジスタの外部ベース拡散層をセルファライン（自己
整合）的に形成することができ、工程が簡略化されると
共に　外部ベースの抵抗を小さくできるのでパイボーラ
トランジスタの特性を向上することができも（６）ラテ
ラル（横型）ＰＮＰバイポーラトランジスタをＰチャン
ネルＭＯＳとほぼ同じ工程で、簡便に形成できも （７）ラテラルＰＮＰトランジスタのコレクタ・ベース
の接合を逆方向電圧にてブレークダウンさせた時に　ベ
ース幅を規定するＰｏｌｙＳｉ膜パターンに電子等のキ
ャリアが注入され　このＰｏｌｙｓｉ膜パターンの電位
が上昇するので、ＰｏｌｙｓｉＮｌ！パターンをゲート
とするＭＯＳ動作によりエミッタ・コレクタ間にリーク
電流が流れやすくなん　本発明の方法で（よ　第１の堆
積被膜が存在することにより、ｐｏｌｙｓｉ膜パターン
とコレクタ領域との縦方向の距離を大きくでき、また第
２の堆積被膜が存在することにより、ＰｏｌｙＳｉ膜パ
ターンとコレクタ領域との横方向の距離を大き゛くでき
るので、コレクタ・ベース接合での電界強度を軽減でき
も　したがって、電界強度を軽減することにより、電子
等のキャリアの発生を抑制できるの玄　リーク電流の発
生の少ない良好なＰＮＰ　トランジスタが得られるとい
う利点かある。
実施例 （実施例１） 以下、本発明の第一の実施例を第１図（Ａ）〜（Ｋ）に
基づいて説明すも　第１図（よ　縦型ＮＰＮトランジス
タを含むＢｉ−ＣＭＯＳ型の半導体装置の各製造工程の
プロセス断面図を示す。ま哄Ｎ゜埋込層２１，’Ｐ”埋
込層２２が形成されたＰ型シリコン単結晶基板２０上に
所望の膜厚を有するＰ型あるいはＮ型のエビタキシャル
層を形成した後、Ｎ型ウエル層２３及びＰ型ウエル層２
４を形成すも　その後、ＬＯＣＯＳ法により分離Ｓｉｎ
ｓ膜２５を形成した後、ＬＯＣＯＳ法に用いたＳｉ−Ｎ
４膜（図示せず）を除去Ｌ　　ＮＰＮバイポーラトラン
ジスタのＮ゛コレクタウォール拡散層２６を形成する（
第１図Ａ）。
次に　レジストパターン２８をマスクにしてＭＯＳ領域
のＬＯＧＯＳの下地Ｓｉｄｅ膜２７を除去しＭＯＳ領域
のシリコン基板表面を露出する（第１図Ｂ〉。上記実施
例ではＭＯＳ領域のみのＳｉＯ２膜２７を除去している
がコレクタウォール拡散層２６からの外方拡散がなけれ
ばバイボーラ領域上のＳｉ○２膜２７も除去しても良賎 次に　ゲート酸化によりゲー｝ＳｉＯａ膜２９を形成し
た後、ＭＯＳトランジスタのゲート電極となる第１のＰ
ｏｌｙＳｉ膜を堆積する。その後、レジストパターン３
０をマスクにしてゲート電極となるＰｏｌｙＳｉ膜パタ
ーン３１、３２を形成する（第１図Ｃ）。このとき、ゲ
ート電極であるＰｏｌｙＳｉ膜の低抵抗化の方法として
（よ　例えばドーブトＰｏ　Ｉ　ｙＳ　ｉ膜を用いたり
、ノンドープトＰａＩｙＳｉ膜へのイオン注入あるいは
拡散によって行う。このように　ゲート酸化膜形成直後
にゲート電極となる第１の導電体薄膜を形成するのでゲ
ート酸化１［２９を汚染しないし　ピンホールも発生し
な鴇 次番ヒ　　レジストパターン３３をマスクにしてバイポ
ーラトランジスタのベース領域及び素子分離領域にボロ
ンをイオン注入して、Ｐ９活性ベース拡散層３４及びＰ
゛拡散層３５を形成する（第１図Ｄ）。
次に　ＬＰ−ＣＶＤ法により第１の堆積被膜であるＳｉ
ｎ２膜３６を全面に例えば１００ｎｍ堆積した眞　レジ
ストパターン３７をマスクにしてエミッタ領域のＳｉＯ
ａ膜３ａ，　　２７をエッチングしてエミッタ拡散窓３
８を形成する（第１図Ｅ〉。
次に　ＮＰＮトランジスタのエミッタ電極となる第２の
ＰｏｌｙＳｉ膜を堆積した後、ＰｏｌｙＳｉ膜中に砒素
をイオン注入し　熱処理によってＮ０エミッタ拡散層３
９を形成する。その眞　エミッタ拡散窓３８より大きい
エミッタ電極となるＰｏＩｙＳｉ膜パターン４０を形成
する（第１図Ｆ）。
上記実施例でｉ＆Ｐｏｌｙｓｉｌｕからの熱拡散によっ
てＮ０エミッタ拡散層３９を形成した力ｔ　エミッタ拡
散窓３８形成後、シリコン基板中に砒素をイオン注入し
てＮ０エミッタ拡散層３９を形成してからＮ型の低抵抗
のＰｏｌｙＳｉ膜パターン４０を形成しても良（ち　以
上のように　縦型Ｎ　Ｐ　．Ｎバイポーラトランジスタ
のエミッタ拡散窓３８形忠　エミッタ拡散層３９形氏　
第２の導電体薄膜のエッチングによるエミッタ電極４０
を形成する工程のとき、ＭＯＳ領域は第１の堆積被膜で
あるＳｉｄ２膜３６で保護されているの″’Ｑ　　ＭＯ
Ｓ領域に影響を与えることなく形成することができも　
また　エミッタ電極４０となる第２の導電体薄膜堆積前
に自然酸化展等を除去するためにデップエッチを入れて
ｋＮＰＮバイポーラトランジスタのエミッタ電極下部領
域に堆積被膜を形成した構造によりピンホールの発生が
なく、バイポーラトランジスタのエミッターベース間の
耐圧不良　エミッターベース間のリーク電流等の特性劣
化を防止することができる。
次に　第２の堆積被膜であるＳｉＯｇＭ４１を全面にＬ
Ｐ−ＣＶＤ法により例えば１５０ｎｍ堆積する（第１図
Ｇ）。
次に　異方性のドライエッチング法によりＳｉＯｔ膜４
１、３ａ，　　２９を順次エッチングしてＭＯＳトラン
ジスタのソース・ドレイン領域のシリコン基板表面を露
出する（第１図Ｈ〉。このとき、バイボーラ領域のＳｉ
Ｏ２膜２７が一部残存しても問題はな鶏　この工程によ
り、ＭＯＳトランジスタのゲート電極であるＰｏｌｙＳ
ｉ膜パターン３１、３２側面にＳｉ０２膜４１、３６か
らなる側壁スペーサが幅２５０ｎｍで形成されも　また
　バイポーラトランジスタのエミッタ電極であるＰｏｌ
ｙＳｉ膜パターン４０下部領域には１００ｎｍの膜厚を
有するＳｉｎｓ膜３６が残存し　且ス　側面にはＳｉＯ
ａ膜４ｌからなる側壁スペーサが輻１５０ｎｍで形成さ
れも次に　レジストパターン４２をマスクにして砒素を
イオン注入してＮチャンネル型ＭＯＳトランジスタのＮ
９ソース・ドレイン拡散層４３を形成する（第１図工）
。このようＬ，ＭＯＳトランジスタのゲート電極３ｌ側
面に側壁スペーサ３　６．４　１を形成した構造により
、ソース・ドレイン拡散層４３形成における拡散層の横
方向への拡がりによるＭＯＳトランジスタの特性劣化を
防止することができも 次に　レジストパターン４４をマスクにしてボロンをイ
オン注入してＰチャンネル型ＭＯＳトランジスタのＰ＋
ソース・ドレイン拡散層４５を形成すると同時？．ＳＮ
ＰＮバイポーラトランジスタのＰ′″外部ベース拡散層
４６をＰｏ　ｌ　ｙＳ　ｉ膜パターン４０をマスクにし
てセルファライン的に形成する。このとき、同時にＮＰ
Ｎバイポーラトランジスタの素子分離領域にＰ゛拡散層
４７を形成しても良い（第１図Ｊ）。このように　異方
性のドライエッチングにより堆積被膜をエッチングする
ことにより、　Ｐチャンネル型ＭＯＳトランジスタのソ
ース・ドレイン拡散層４５形成と同時に　縦型バイポー
ラトランジスタの外部ベース拡散層４６をセルファライ
ン的に形成することができ、工程が簡略化されると共に
外部ベースの抵抗を小さくできるので、バイポーラトラ
ンジスタの特性を向．上ずることができも 次に　Ｓｉ参Ｎ４膜４８及びＢＰＳＧ膜４９を全面に堆
積した眞　熱処理により表面の平坦化を行う。
その後、各コンタクト窓を形成した後、各金属配線パタ
ーン５０を形成すれば　第１図（Ｋ）の如き構造の半導
体装置が得ら・れも 以上のように　本実施例ではＭＯＳ｝ランジス夕のゲー
ト電極側面に第１及び第２の堆積被膜３６．４１からな
る側壁スペーサを形成し　縦型ＮＰＮバイポーラトラン
ジスタのエミッタ電極４０下部領域に第１の堆積被膜３
６を残存させると共にエミッタ電極４０側面に第２の堆
積被膜４ｌからなる側壁スペーサを形成させることによ
り、第１の堆積被膜３６の膜厚制御でエミッタ電極４０
下部領域に必要な絶縁膜厚を得ることができ、第１及び
第２の堆積被膜３６．４１の膜厚によりゲート電極３１
側面に必要な側壁スペーサの幅を得ることができも　し
かＬ　第１の堆積被膜３６の最適化によりエミッタ電極
４０部における第１の堆積被膜３６のエッチング段差を
低減することができも （実施例２） 本発明の第二の実施例を第２図（Ａ）〜（Ｃ）に基づい
て説明すも　第２図（よ　縦型ＮＰＮトランジスタを含
むＢｉ−ＣＭＯＳ型の半導体装置の各製造工程のプロセ
ス断面図を示も 第１図（Ａ）〜（Ｄ）と同様な工程により第１図（Ｄ）
の如＜ＮＰＮトランジスタのＰ゛活性ベース拡散層３４
を形成したＮ　　ＬＰ−ＣＶＤ法により堆積被膜である
Ｓｉｎｇ膜６０を全面に例えば２５０ｎｍ堆積した後、
　レジストパターン６１をマスクにしてエミッタ領域の
Ｓｉｎ２膜６０及び２７をエッチングしてエミッタ拡散
窓６２を形成する（第２図Ａ）。
次に　エミッタ電極となる第２のｐｏ　ｌ　ｙＳ　ｉ膜
を堆積した＆ＰｏｌｙＳｉ膜中に砒素をイオン注入し　
熱処理によってＮ＋エミッタ拡散層６３を形成すも　そ
の徽　エミッタ拡散窓６２より大きいエミッタ電極とな
るＰｏ　１　ｙＳ　ｉ膜パターン６４を形成する（第２
図Ｂ）。
次に　異方性のドライエッチング法によりＳｉＯａＭ６
０Ｓ　２９を順次エッチングしてＭＯＳトランジスタの
ソース・ドレイン領域のシリコン基板表面を露出する（
第２図Ｃ）。この工程により、ＭＯＳトランジスタのゲ
ート電極であるｐｏ　ｌ　ｙＳ　ｉ膜パターン３１、３
２側面にＳｉｎｓ膜６０からなる側壁スペーサが幅２５
０ｎｍで形成されも　また　ＮＰＮバイポーラトランジ
スタのエミッタ電極であるＰｏ　１　ｙＳ　ｉ膜パター
ン６４下部領域にも２５０ｎｍの膜厚を有するＳｉＯ２
膜６０が残存すも この後、第１図（Ｉ）〜（Ｋ）と同様な工程により、Ｎ
チャンネル型ＭＯＳトランジスタのＮ０ソース・ドレイ
ン拡散＃　Ｐチャンネル型ＭＯＳトランジスタのＰ１ソ
ース・ドレイン拡赦凰　　及沃ＮＰＮバイポーラトラン
ジスタのＰ９外部ベース拡散層の形成された構造の半導
体装置が得られも本実施例でＬｔ，ＭＯＳトランジスタ
のゲート電極３１側面に堆積被膜６０からなる側壁スペ
ーサを形ｔＬ　　縦型ＮＰＮバイポーラトランジスタの
エミッタ電極６４下部領域に堆積被膜６０を残存させる
ことにより、堆積被膜６０の膜厚の制御だけで必要とす
る側壁スペーサの幅を得ることができるので制御が容易
で、且つ、　工程が簡略化できも　また　エミッタ電極
６４となる第２の導電体薄膜堆積前に自然酸化膜等を除
去するためにデ・ンプエッチを入れてもＮＰＮバイポー
ラトランジスタのエミッタ電極６４下部領域に堆積被膜
６０を形成した構造によりピンホールの発生がなく、ノ
くイボーラトランジスタのエミッターベース間の耐圧不
良　エミッターベース間のリーク電流等の特性劣化を防
止することができる。
以上の実施例１及び２で｛上　高濃度のソース・ドレイ
ン拡散層だけでＭＯＳトランジスタを形成した戟　ゲー
ト電極であるＰｏｌｙＳｉＪｌ＊パターンを形成後にＰ
チャンネル型及びＮチャンネル型共に低濃度の拡散層を
．形成して、いわゆるＬＤＤ構造にしてもかまわな（ち
　また　本実施例ではソース・ドレイン領域上にゲート
Ｓｉ○２膜２９を最後まで残存させた力支　第１図（Ｃ
）のＰｏｌｙＳｉ膜パターン３ｌ、３２形成抵　ソース
・ドレイン領域上のゲー｝Ｓｉｎｓ膜２９をエッチング
しても良賎さらに本実施例ではＰチャンネル型ＭＯＳト
ランジスタのＰ３ソース・ドレイン拡散層の形成と同時
に縦型ＮＰＮ型バイポーラトランジスタのＰ・外部ベー
ス拡散層を形成した力（Ｎチャンネル型ＭＯＳトランジ
スタのＮ０ソース・ドレイン拡散層の形成と同時に縦型
ＰＮＰ型バイポーラトランジスタのＮ゛外部ベース拡散
層を形成しても良いことば言うまでもなＬ％　　本実施
例の第１の導電体薄膜として４；Ｌ　　ＰｏｌｙＳｉ膜
を用いた力交　場合によっては　アモルファス・シリコ
ン、ポリサイに　タングステン等の金属などが採用でき
、また第２の導電体薄膜としても同様の導電体薄膜を採
用できる。
（実施例３） 以下、本発明の第三の実施例を第３図（Ａ）〜（Ｋ）に
基づいて説明する。第３図（よ　横型（ラテラル）ＰＮ
ＰバイポーラトランジスタとＣＭＯＳが共存する半導体
装置の各製造工程のプロセス断面図を示も　まず、Ｎ０
埋込層２１、Ｐ３埋込層２２が形成されたＰ型シリコン
単結晶基板２０上に所望の膜厚を有するＰ型あるいはＮ
型のエビタキシャル層を形成した後、　Ｎ型ウェル層２
３及びＰ型ウエル層２４を形成すも　その後、　ＬＯＣ
ＯＳ法により分離Ｓｉ○２膜２５を形成したａ　　ＬＯ
ＣＯＳ法に用いたＳｉｓＮｓ膜を除去Ｌ，ＰＮＰバイポ
ーラトランジスタのＮ゛ベース引出し拡散層２６Ａを形
成する（第３図Ａ）。
次に　レジストパターン２８をマスクにしてＭＯＳ領域
のＬＯＧＯＳの下地Ｓｉｎｓ膜２７を除去しＭＯＳ領域
のシリコン基板表面を露出する（第３図Ｂ）。上記実施
例ではＭＯＳ領域のみのＳｉ○２膜２７を除去している
がベース引出し拡散層２６Ａからの外方拡散がなければ
バイボーラ領域上のＳｉ○２膜２７も除去しても良い。
次に　ゲート酸化によりゲートＳｉ０２膜２９を形成し
た後、ＭＯＳトランジスタのゲート電極となる第１のＰ
ｏ　ｌ　ｙＳ　ｉ膜を堆積する。その後、レジストパタ
ーン３０をマスクにしてゲート電極となるＰｏｌｙＳｉ
膜パターン３１、３２を形成する（第３図Ｃ）。このと
き、ゲート電極であるＰｏｌｙＳｉ膜の低抵抗化の方法
として（上　例えばドープトＰｏ　Ｉ　ｙＳ　ｉ膜を用
いたり、ノンドープトＰｏｌｙｓｉ膜へのイオン注入あ
るいは拡散によって行う。
次に　レジストパターン３３をマスクにして横型ＰＮＰ
バイポーラトランジスタの素子分離領域にボロンをイオ
ン注入して、　Ｐ゛拡散層３５を形成する（第３図Ｄ）
。
次＋；；　　Ｌ　Ｐ　−　Ｃ　Ｖ　Ｄ法により第１の堆
積被膜であるＳｉ○２膜３６を全面に例えば１００ｎｍ
堆積する（第３図Ｅ）。
次に　ＰＮＰトランジスタのベース領域をｆｆｌｆｆｉ
するために用いる第２のＰｏｌｙＳｉ膜を堆積した後、
通常のホトマスク工程により、ＰＮＰトランジスタのベ
ース幅（実効ベース領域）を規定するＰｏｌｙＳｉ膜パ
ターン４０Ａを形成する（第３図Ｆ）。
次に　第２の堆積被膜であるＳｉＯａ膜４１を全面にＬ
Ｐ−ＣＶＤ法により例えば１５０ｎ　ｍ堆積する（第３
図Ｇ・）。
次ｔＱ　　異方性のドライエッチング法にょりＳｉ０２
膜４１、３代２９を順次エッチングしてＭＯＳトランジ
スタのソース・ドレイン領域のシリコン基板表面を露出
する（第３図Ｈ）。このとき、バイボーラ領域のＳｉｎ
２膜２７が一部残存しても問題はな（１　この工程によ
り、ＭＯＳトランジスタのゲート電極であるＰｏｌｙＳ
ｉ膜パターン３１、３２側面にＳｉ○２膜４１、３６か
らなる側壁スベーサが幅２５０ｎｍで形成されも　まｆ
：．．ＰＮＰバイポーラトランジスタのベース幅を規定
するＰｏｌｙＳｉ膜パターン４０Ａ下部領域には１００
ｎｍの膜厚を有するＳ１０２膜３６が残存ま　且ス　側
面にはＳｉ○２膜４１からなる側壁スペーサが幅１５０
ｎｍで形成される。
次に　レジストパターン４２をマスクにして砒素をイオ
ン注入してＮチャンネル型ＭＯＳトランジスタのソース
あるいはドレインとなるＮ”拡散層４３を形成する（第
３図Ｉ）。
次に　レジストパターン４４をマスクにしてボロンをイ
オン注入してＰチャンネル型ＭＯＳトランジスタのＰ０
ソース・ドレイン拡散層４５を形成すると同時？，，Ｐ
ＮＰバイポーラトランジスタのＰ′″エミッタ拡散層４
６ＡとＰ゛コレクタ拡散層４６ＢをＰｏｌｙＳｉ膜パタ
ーン４ＱＡをマスクにして自己整合的に形成すも　これ
と同時に　図示されているようにＰＮＰバイポーラトラ
ンジスタの素子分離領域にＰ゛拡散層４７を形成しても
良い（第３図Ｊ）。
次ｊＱｓｉｓＮｚ膜４８及びＢＰＳＧ膜４９を全面ニ堆
積した比　熱処理により表面の平坦化を行う。
その眞　各コンタクト窓を形成した後、各金属配線パタ
ーン５０を形成すれば　第３図（Ｋ）の如き構造の半導
体装置が得られも 以上のよう服　本発明の製造方法によれば　横型ＰＮＰ
トランジスタをＰチャンネルＭＯＳとほぼ同じ工程玄　
簡便に形成できるという特徴があん　まｒＱＭＯｓトラ
ンジスタのゲート電極側面に第１及び第２の堆積被膜３
　６．４　１からなる側壁スペーサを形成Ｌ−横型ＰＮ
Ｐバイポーラトランジスタのベース電極４０Ａ下部領域
に第１の堆積被膜３６を残存させると共にベース電極４
０Ａ側面に第２の堆積被膜４１からなる側壁スペーサを
形成させることにより、第１の堆積被膜３６の膜厚制御
でベース電極４０Ａ下部領域に必要な絶縁膜厚を得るこ
とができ、第１及び第２の堆積被膜３　６．４　１の膜
厚によりゲート電極３ｌ側面に必要な側壁スペーサの幅
を得ることができも　しかＬ　第１の堆積被膜３６の最
適化により、横型ＰＮＰ　トランジスタのベース幅を規
定する第２の導電体薄膜におけるエッチング段差も低減
することができもＰＮＰトランジスタの形状に関してｃ
戴　　第３図（Ｋ）のようなエミッタ領域４６Ａとコレ
クタ領域４６Ｂが平行に対向する形状のほかに　円形の
エミッタ領域をリング状に囲むコレクタ領域の形状があ
ん　この場合、ベース幅を規定するＰｏ　ｌ　ｙＳ　ｉ
膜パターンはリング状の形状となる。また　コレクタ・
ベースの接合を逆方向電圧にてブレークダウンさせた時
に　ベース幅を規定するＰｏｌｙＳｉ膜パターン４０Ａ
に電子等のキャリアが注入されこのＰｏｌｙＳｉ膜パタ
ーン４０Ａの電位が上昇するの”！　　ＰｏｌｙＳｉ膜
パターン４０ＡをゲートとするＭＯＳ動作によりエミッ
タコレクタ間にリーク電流が流れやすくなも　これを防
止するためニＰｏ１ｙｓｉ膜パターン４０Ａをエミッタ
側に接続して、コレクタ・ベース接合から注入された電
子等のキャリアを引き抜いてリーク電流の発生を防止す
ることが・好ましへ　この啄　木発明の方法によればＭ
１の堆積被膜であるＳｉｆ２膜３６が存在することによ
り、　ＰｏｌｙＳｉ膜パターン４０Ａとコレクタ領域４
６Ｂとの縦方向の距離を大きくでき、また　第２の堆積
被膜であるＳｉＯｔｇ４１が存在することにより、　Ｐ
ｏｌｙＳｉ膜パターン４０Ａとコレクタ領域４６Ｂとの
横方向の距離を大きくできるので、コレクタ・ベース接
合での電界強度を軽減できる。したがって、電界強度を
軽減により、電子等のキャリアの発生を抑制できるので
、　リーク電流の発生の少ない良好なＰＮＰトランジス
タが得られるという利点がある。本実施例の第１および
第２の導電体膜としてｌ飄　ＰｏｌｙＳｉ膜を用いた戟
　アモルファス・シリコン、ポリサイ尺　タングステン
等の金属などが採用できも　また　本発明の第２の実施
例で示されているよう心　第２の堆積被膜を用いないで
、第１の堆積被膜だけで横型ＰＮＰトタンジスタを形成
してもよｌ．％　　すなわ板　第１の堆積被膜であるＳ
ｉｎ２膜３６が存在することにより、　ＰｏｌｙＳｉ膜
パターン４０Ａとコレクタ領域４６Ｂとの縦方向の距離
を大きくできるので、コレクタ・ベース接合での電界強
度を軽減できるという利点かえられも 発明の効果 以上述べてきたように　本発明によれば次の効果が得ら
れも （１）ゲート酸化膜形成直後にゲート電極となる第１の
導電体薄膜を形成するのでゲート酸化膜を汚染しないし
　ピンホールも発生しにく賎（２）エミッタ電極となる
第２の導電体薄膜堆積前に自然酸化膜等を除去するため
にデップエッチを入れてもＮＰＮバイポーラトランジス
タのエミッタ電極下部領域に堆積被膜を形成した構造に
よりピンホールの発生がなく、バイポーラトランジスタ
のエミッターベース間の耐圧不良　エミッタベース間の
リーク電流等の特性劣化を防止することができも （３）ＭＯＳトランジスタのゲート電極側面に側壁スペ
ーサを形成した構造によりソース・ドレイン拡散層形成
における拡散層の横方向への拡がりによるＭ・ＯＳトラ
ンジスタの特性劣化を防止することができも （４）Ｎ　Ｐ　Ｎバイポーラトランジスタのエミッタ拡
散窓形忠　エミッタ拡散層形忠　第２の導電体薄膜のエ
ッチングによるエミッタ電極形成する工程のとき、ＭＯ
Ｓ領域は堆積被膜で保護されているので、ＭＯＳ領域に
影響を与えることなく形成することができる。
（５）異方性のドライエッチングにより堆積被膜をエッ
チングすることによりＰチャンネル型ＭＯＳトランジス
タのソース・ドレイン拡散層形成と同時に　縦型バイポ
ーラトランジスタの外部ベース拡散層をセルファライン
的に形成することができ、工程が簡略化されると共にバ
イポーラトランジスタの特性を向上することができも （６）横型ＰＮＰバイポーラトランジスタをＰチャンネ
ルＭＯＳとほぼ同じ工程玄　簡便に形成でき、かス　第
１の堆積被膜が存在することにより、Ｐｏ　ｌ　ｙＳ　
ｉ膜パターンとコレクタ領域との縦方向の距離を大きく
でき、また　第２の堆積被膜が存在することにより、　
ＰｏｌｙＳｉ膜パターンとコレクタ領域との横方向の距
離を大きくできるの玄コレクタ・ベース接合での電界強
度を軽減でき、電子等のキャリアの発生を抑制できるの
玄　りーク電流の発生の少ない良好なＰＮＰ　トランジ
スタが得られも 以上の如く、本発明はバイポーラトランジスタとＣＭＯ
Ｓトランジスタを一体化形成することができ、Ｂｉ−Ｃ
ＭＯＳ型ＩＣ，ＬＳＩの高密度化及び高速化に大きく寄
与するものである。
【図面の簡単な説明】
第１図（Ａ）〜（Ｋ）は本発明の第１の実施例である半
導体装置の製造方法を示す工程断面は第２図（Ａ）〜（
Ｃ）は本発明の第２の実施例である半導体装置の製造方
法を示す工程断面は　第３図（Ａ）〜（Ｋ）は本発明の
第３の実施例である半導体装置の製造方法を示す工程断
面阻　第４図は従来の半導体装置の構造断面図である。 ２９・・・ケート酸化ｍ．　　３１．３２・・・Ｐ　ｏ
　ｌ　ｙ　Ｓ　ｉ膜（ゲート電極）、３４・・・Ｐ４ベ
ース拡散凰　３６，４１，６０・・・Ｓｉ０２焦　３９
．　６３・・・Ｎ０エミッタ拡散恩４０，６４・・・Ｐ
　ｏ　ｌ　Ｙ　Ｓ　ｉ膜（エミッタ電極）、４３・・・
Ｎ゛拡散［　　４５．４６・・・・Ｐ゛拡散凰塘 ｂ 城 Ｓ 城 城 城 城

Claims (14)

    【特許請求の範囲】
  1. （１）第１の導電体薄膜からなるゲート電極側面に少な
    くとも堆積被膜からなる側壁スペーサが形成されたＭＯ
    Ｓトランジスタと、第２の導電体薄膜からなるエミッタ
    電極下部領域にエミッタ拡散窓を有する前記堆積被膜が
    形成された縦型バイポーラトランジスタが同一半導体基
    板上に形成されていることを特徴とする半導体装置。
  2. （２）第１の導電体薄膜からなるゲート電極側面に少な
    くとも第１の堆積被膜及び第２の堆積被膜からなる側壁
    スペーサが形成されたＭＯＳトランジスタと、第２の導
    電体薄膜からなるエミッタ電極下部領域にエミッタ拡散
    窓を有する前記第１の堆積被膜が形成されており、且つ
    、前記エミッタ電極側面に前記第２の堆積被膜からなる
    側壁スペーサが形成されたバイポーラトランジスタが同
    一半導体基板上に形成されていることを特徴とする半導
    体装置。
  3. （３）第１の導電体薄膜からなるゲート電極側面に少な
    くとも堆積被膜からなる側壁スペーサが形成されたＭＯ
    Ｓトランジスタと、ベース幅を規定する第２の導電体薄
    膜の下部に前記堆積被膜が形成された横型バイポーラト
    ランジスタが同一半導体基板上に形成されていることを
    特徴とする半導体装置。
  4. （４）第１の導電体薄膜からなるゲート電極側面に少な
    くとも第１の堆積被膜及び第２の堆積被膜からなる側壁
    スペーサが形成されたＭＯＳトランジスタと、ベース幅
    を規定する第２の導電体薄膜の下部に前記第１の堆積被
    膜が形成されており、且つ、前記第２の導電体薄膜の側
    面に前記第２の堆積被膜からなる側壁スペーサが形成さ
    れた横型バイポーラトランジスタが同一半導体基板上に
    形成されていることを特徴とする半導体装置。
  5. （５）半導体基板の一主面上の少なくともＭＯＳ領域に
    ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に
    第１の導電体薄膜からなるＭＯＳトランジスタのゲート
    電極を形成する工程と、前記半導体基板上に所望の膜厚
    を有する堆積被膜を形成する工程と、少なくとも縦型バ
    イポーラトランジスタのエミッタ領域の前記堆積被膜を
    エッチングしてエミッタ拡散窓を形成する工程と、前記
    エミッタ拡散窓上部に前記エミッタ拡散窓より大きい第
    ２の導電体薄膜からなるエミッタ電極を形成する工程を
    備えた半導体装置の製造方法。
  6. （６）半導体基板の一主面上の少なくともＭＯＳ領域に
    ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に
    第１の導電体薄膜からなるＭＯＳトランジスタのゲート
    電極を形成する工程と、前記半導体基板上に所望の膜厚
    を有する堆積被膜を形成する工程と、少なくとも縦型バ
    イポーラトランジスタのエミッタ領域の前記堆積被膜を
    エッチングしてエミッタ拡散窓を形成する工程と、前記
    エミッタ拡散窓上部に前記エミッタ拡散窓より大きい第
    ２の導電体薄膜からなるエミッタ電極を形成する工程と
    、前記堆積被膜を異方性のドライエッチング法によりエ
    ッチングして前記ゲート電極側面に前記堆積被膜からな
    る側壁スペーサを形成するのと同時に、前記エミッタ電
    極下部領域に前記堆積被膜を残存させる工程とを備えた
    半導体装置の製造方法。
  7. （７）堆積被膜を異方性のドライエッチングによりエッ
    チングした後、ＭＯＳトランジスタのソース・ドレイン
    拡散層を形成する工程において、同時に、縦型バイポー
    ラトランジスタの外部ベース拡散層を形成することを特
    徴とする特許請求の範囲第６項記載の半導体装置の製造
    方法。
  8. （８）半導体基板の一主面上の少なくともＭＯＳ領域に
    ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に
    第１の導電体薄膜からなるＭＯＳトランジスタのゲート
    電極を形成する工程と、前記半導体基板上に所望の膜厚
    を有する第１の堆積被膜を形成する工程と、少なくとも
    縦型バイポーラトランジスタのエミッタ領域の前記第１
    の堆積被膜をエッチングしてエミッタ拡散窓を形成する
    工程と、前記エミッタ拡散窓上部に前記エミッタ拡散窓
    より大きい第２の導電体薄膜からなるエミッタ電極を形
    成する工程と、前記半導体基板上に所望の膜厚を有する
    第２の堆積被膜を形成する工程と、前記第１及び第２の
    堆積被膜を異方性のドライエッチング法によりエッチン
    グして前記ゲート電極側面に前記第１及び第２の堆積被
    膜からなる側壁スペーサを形成するのと同時に、前記エ
    ミッタ電極下部領域に前記第１の堆積被膜を残存させ、
    且つ、前記エミッタ電極側面に前記第２の堆積被膜から
    なる側壁スペーサを形成する工程とを備えた半導体装置
    の製造方法。
  9. （９）第１及び第２の堆積被膜を異方性のドライエッチ
    ング法によりエッチングした後、ＭＯＳトランジスタの
    ソース・ドレイン拡散層を形成する工程において、同時
    に、バイポーラトランジスタの外部ベース拡散層を形成
    することを特徴とする特許請求の範囲第８項記載の半導
    体装置の製造方法。
  10. （１０）半導体基板の一主面上の少なくともＭＯＳ領域
    にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
    に第１の導電体薄膜からなるＭＯＳトランジスタのゲー
    ト電極を形成する工程と、前記半導体基板上に所望の膜
    厚を有する堆積被膜を形成する工程と、少なくとも横型
    バイポーラトランジスタのベース幅を規定する第２の導
    電体薄膜を前記堆積被膜の上に形成する工程を備えた半
    導体装置の製造方法。
  11. （１１）半導体基板の一主面上の少なくともＭＯＳ領域
    にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
    に第１の導電体薄膜からなるＭＯＳトランジスタのゲー
    ト電極を形成する工程と、前記半導体基板上に所望の膜
    厚を有する堆積被膜を形成する工程と、少なくとも横型
    バイポーラトランジスタのベース幅を規定する第２の導
    電体薄膜を前記堆積被膜の上に形成する工程と、前記堆
    積被膜を異方性のドライエッチング法によりエッチング
    して前記ゲート電極側面に前記堆積被膜からなる側壁ス
    ペーサを形成するのと同時に、前記ベース幅を規定する
    第２の導電体薄膜下部に前記堆積被膜を残存させる工程
    とを備えた半導体装置の製造方法。
  12. （１２）堆積被膜を異方性のドライエッチングによりエ
    ッチングした後、ＭＯＳトランジスタのソース・ドレイ
    ン拡散層を形成する工程において、同時に、横型バイポ
    ーラトランジスタのエミッタおよびコレクタ拡散層を形
    成することを特徴とする特許請求の範囲第１１項記載の
    半導体装置の製造方法。
  13. （１３）半導体基板の一主面上の少なくともＭＯＳ領域
    にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
    に第１の導電体薄膜からなるＭＯＳトランジスタのゲー
    ト電極を形成する工程と、前記半導体基板上に所望の膜
    厚を有する第１の堆積被膜を形成する工程と、少なくと
    も横型バイポーラトランジスタのベース幅を規定する第
    ２の導電体薄膜を前記第１の堆積被膜の上に形成する工
    程と、前記半導体基板上に所望の膜厚を有する第２の堆
    積被膜を形成する工程と、前記第１及び第２の堆積被膜
    を異方性のドライエッチング法によりエッチングして前
    記ゲート電極側面に前記第１及び第２の堆積被膜からな
    る側壁スペーサを形成するのと同時に　前記ベース幅を
    規定する第２の導電体薄膜の下部に前記第１の堆積被膜
    を残存させ、且つ、前記ベース幅を規定する第２の導電
    体薄膜の側面に前記第２の堆積被膜からなる側壁スペー
    サを形成する工程とを備えた半導体装置の製造方法。
  14. （１４）第１及び第２の堆積被膜を異方性のドライエッ
    チング法によりエッチングした後、ＭＯＳトランジスタ
    のソース・ドレイン拡散層を形成する工程において、同
    時に　横型バイポーラトランジスタのエミッタおよびコ
    レクタ拡散層を形成することを特徴とする特許請求の範
    囲第１３項記載の半導体装置の製造方法。
JP2082423A 1989-04-26 1990-03-29 半導体装置及びその製造方法 Granted JPH0348459A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-108609 1989-04-26
JP10860989 1989-04-26

Publications (2)

Publication Number Publication Date
JPH0348459A true JPH0348459A (ja) 1991-03-01
JPH0557741B2 JPH0557741B2 (ja) 1993-08-24

Family

ID=14489140

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2082423A Granted JPH0348459A (ja) 1989-04-26 1990-03-29 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US5045493A (ja)
EP (1) EP0399231B1 (ja)
JP (1) JPH0348459A (ja)
DE (1) DE69032074T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2842682B2 (ja) * 1990-11-08 1999-01-06 シャープ株式会社 半導体装置の製造方法
US5422290A (en) * 1994-02-28 1995-06-06 National Semiconductor Corporation Method of fabricating BiCMOS structures
JPH07335773A (ja) * 1994-06-10 1995-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
US5594268A (en) * 1994-08-03 1997-01-14 National Semiconductor Corporation Method of manufacturing high performance bipolar transistors in a BICMOS process
JP2776350B2 (ja) * 1995-12-18 1998-07-16 日本電気株式会社 半導体集積回路装置の製造方法
US6245604B1 (en) 1996-01-16 2001-06-12 Micron Technology Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits
US6001701A (en) * 1997-06-09 1999-12-14 Lucent Technologies Inc. Process for making bipolar having graded or modulated collector
US6448124B1 (en) 1999-11-12 2002-09-10 International Business Machines Corporation Method for epitaxial bipolar BiCMOS
JP4951807B2 (ja) * 2000-07-11 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
US7064416B2 (en) * 2001-11-16 2006-06-20 International Business Machines Corporation Semiconductor device and method having multiple subcollectors formed on a common wafer
US6867440B1 (en) * 2002-08-13 2005-03-15 Newport Fab, Llc Self-aligned bipolar transistor without spacers and method for fabricating same
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR100672682B1 (ko) * 2005-12-28 2007-01-24 동부일렉트로닉스 주식회사 바이폴라트랜지스터의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63117457A (ja) * 1986-11-05 1988-05-21 Nec Corp 半導体装置の製造方法
JPS63296365A (ja) * 1987-05-28 1988-12-02 Matsushita Electronics Corp Ｂｉ−ＣＭＯＳ半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5994861A (ja) * 1982-11-24 1984-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
US4922318A (en) * 1985-09-18 1990-05-01 Advanced Micro Devices, Inc. Bipolar and MOS devices fabricated on same integrated circuit substrate
US4929992A (en) * 1985-09-18 1990-05-29 Advanced Micro Devices, Inc. MOS transistor construction with self aligned silicided contacts to gate, source, and drain regions
JPH0628296B2 (ja) * 1985-10-17 1994-04-13 日本電気株式会社 半導体装置の製造方法
GB2186117B (en) * 1986-01-30 1989-11-01 Sgs Microelettronica Spa Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication
US4727046A (en) * 1986-07-16 1988-02-23 Fairchild Semiconductor Corporation Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases
EP0281235B1 (en) * 1987-01-30 1993-07-14 Texas Instruments Incorporated Bipolar transistor fabrication utilizing cmos techniques
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process
JPH01282857A (ja) * 1988-05-10 1989-11-14 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63117457A (ja) * 1986-11-05 1988-05-21 Nec Corp 半導体装置の製造方法
JPS63296365A (ja) * 1987-05-28 1988-12-02 Matsushita Electronics Corp Ｂｉ−ＣＭＯＳ半導体装置の製造方法

Also Published As

Publication number Publication date
EP0399231B1 (en) 1998-03-04
DE69032074D1 (de) 1998-04-09
JPH0557741B2 (ja) 1993-08-24
US5045493A (en) 1991-09-03
DE69032074T2 (de) 1998-10-01
EP0399231A3 (en) 1991-03-13
EP0399231A2 (en) 1990-11-28

Similar Documents

Publication Publication Date Title
US5827747A (en) Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation
JPH03173480A (ja) 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法
JPH08250728A (ja) 電界効果型半導体装置及びその製造方法
JPS5929153B2 (ja) ＭＯＳｎ−チヤンネル・シリコンゲ−ト集積回路中に低抵抗相互接続部を形成する方法
US5686324A (en) Process for forming LDD CMOS using large-tilt-angle ion implantation
JPH0348459A (ja) 半導体装置及びその製造方法
KR930005508B1 (ko) 반도체장치 및 그 제조방법
JP2004515922A (ja) 高速の垂直形ｎｐｎバイポーラトランジスタと相補形ＭＯＳトランジスタとを単一のチップに作製する方法
JPH06104272A (ja) 半導体装置及び製造方法
JPS60217657A (ja) 半導体集積回路装置の製造方法
JPH08125031A (ja) 半導体装置及びその製造方法
JPS6252950B2 (ja)
JP2633104B2 (ja) 半導体装置の製造方法
JPH0637106A (ja) 半導体製造装置の製造方法
JPS6197967A (ja) 半導体装置およびその製造方法
JPH04277617A (ja) 半導体装置の製造方法
JP3303550B2 (ja) 半導体装置の製造方法
JPH05291573A (ja) 半導体装置およびその製造方法
JPS6156448A (ja) 相補型半導体装置の製造方法
JP2918205B2 (ja) 半導体装置およびその製造方法
JP3058981B2 (ja) トランジスタの製造方法
JPH023306B2 (ja)
JPH06232394A (ja) 半導体装置の製造方法
JPH0349236A (ja) Ｍｏｓトランジスタの製造方法
JPH1098111A (ja) Ｍｏｓ型半導体装置とその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees