JPS60227449A - 超小形回路基板及びその作製方法 - Google Patents

超小形回路基板及びその作製方法

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JPS60227449A
JPS60227449A JP60001551A JP155185A JPS60227449A JP S60227449 A JPS60227449 A JP S60227449A JP 60001551 A JP60001551 A JP 60001551A JP 155185 A JP155185 A JP 155185A JP S60227449 A JPS60227449 A JP S60227449A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、超小形電子回路技術に関するものであり、特
には個々の超小形電子回路用のセラミック基板に関する
ものである。
発明の背景 電子超小形回路は、１９６０年代のその出現以来驚くべ
き成長をとげつつありそして広範な用途において使用さ
れている。
しばしば「チップ」と呼ばれる電子超小形回路は、個々
の回路素子の各々が単一片の半導体材料上に作製される
集積回路か、或いは集積回路を含めて個々の電子素子が
基板上に取付けられそして基板の表面上に作製される導
体により或いはワイヤにより或いは両者により相互接続
されるハイブリッド（混成）超小形回路のいずれかであ
る。本発明は、集積超小形回路と関連して例示されるけ
れども、本発明が集積超小形回路及びハイブリッド超小
形回路両方に適用しうるものであることを理解すべきで
ある。
集積超小形回路即ちチップは代表的に、半導体材料製の
一つのウェハ上に多数の個々の回路の集合配列体として
作製される。作製後、個々のチップが切離されそして基
板上に取付けられる。基板は、個々のチップ及び超小形
回路が回路盤に接続されることを可能ならしめるリード
線を支持する。
超小形回路及び基板はプラスチック或いは類似の材料中
にカプセル封じされつる。
基板は代表的にプラスチック或いはセラミックいずれか
の材料製である。セラミック材料はプラＸｆ７りを上回
る多くの周知の利点を有する。セラミック基板は密封圧
されつるのに対し、プラスチック基板はできない。セラ
ミックはまたプラスチックヨリ高い温度に耐えつる。セ
ラミック基板のまた別の利点は、はんだり７０−中、セ
ラミックは予知しつる割合で膨張するから、デバイスは
熱的な不整合に一層良く耐えうることである。リード線
は、セラミック基板とそのプラスチックパッケージとの
間の熱膨張差を補償するよう設計されつる。
セラミック基板は代表的に酸化アルミニウム（アルミナ
）から作製される。しかし、特殊な性質を具備する他の
種セラミック材料も使用されつる。例えば、酸化ベリリ
ウム（ベリリア）カ優した熱伝導性が必要とされる時使
用しうるし、高い絶縁耐力が必要とされる場合にはチタ
ニアが使弗されうるし、また透光が所望されない場合に
は黒色セラミックが使用されうる。
様々のセラミック材料がそれぞれに異った性質を呈する
けれども、すべてのセラミック材料は一つの共通の欠点
を共に持っている。セラミックは非常に大きな圧縮力に
耐えることが出来るが、実際上引張力に非常に弱い。こ
の欠点は、熱圧着技術やサーモソニック（熱−超音波）
接合技術を使用してリード線をセラミック基板にサイド
ボンディング（側部結合）することをきわめて困難たら
しめた。リード線をセラミック基板の側部に結合する為
には、これまで、リード線を基板にプレイズ（ｂｒａｉ
ｓｅ　）　することを必要としていた。しかし、ブレイ
ジングは高温を必要とするという欠点を有し、これは結
局り−ｙＨに対して使用されうる材料の種類を制限する
。例えば、銅はプレイジング温度で酸化するので使用で
きない。
本発明は、セラミック基板の側部にリード線を熱圧着或
いはサーモソニック接合することを可能ならしめる。従
って、リード線を基板の側部にプレイズすることはもは
や不要である。もはや、特殊な合金よりむしろ銅リード
線が使用しつることになる。
発明の概要 本発明は、個々の縮小形セラミック基板を作製する方法
と関係する。複数の個々の基板の集合配列体が一つのセ
ラミック材料のシート上に構成されん矩形状の大判が個
々の基板の周辺な定銭する切線に沿ってセラミック材料
に形成される。個々の基板は配列体を切線に沿って破断
することにより配列体から切離されて、各基板の周辺に
沿って半組形状開口を有する個々の基板を生成する。半
型形状の開口の少くとも一表面は金属化されそしてリー
ド線が熱圧着やサーモソニック法により半組形状開口に
おいて基板に結合される。
本発明はまた、上記方法に従って作製された電子超小形
回路用セラミック基板をも意図する。
具体例の説明 一面を参照すると、第１図には先行技術に従った個々の
基板１２を集合配列した配列体１０が示されている。多
数の点列状の丸穴１Ｂが個々の基板１２の周辺を定義す
る切線２０に沿って配列体中に形成されている。個々の
基板１２は切線に沿って配列体１０を破断することによ
り得られる。
生成する個々の基板１２はその周辺に沿って半円状の開
口１９を多数有している。第５図を参照されたい。
個々の基板１２の各々は、超小形回路チップ結合帯域１
４を有している。結合帯域は結合バッドとも呼ばれる。
結合バッド１４は代表的に金属化された帯域であり、そ
こに個々の超小形回路チップ（図示なし）が接着剤結合
法や共晶合金結合法のような従来型式の結合法により付
設される。個々の基板１２もまた、結合バッド１４を取
巻く帯域から半円形開口１９まで伸延する複数の金属化
導体１６を有している。電導性材料から成る金属化ｒ＠
２４が開口１９の表面から金属化導体）１？８まで既知
の態様で電導路を形成する。リード線は、基板が回路盤
に接続されることを許容するよう基板１２に半円形開口
１９において付着される＠金或いはアルミニウムワイヤ
（図示なし）が導体１６から超小形回路チップ上の部位
まで接続されて、リード線からチップまでの回路を完成
する。
第５図に明示されるように、半円形開口１９はリード線
が基板１２０側部に熱圧着されることを許容しない。第
５図に例示されるように、結合されるべき、丸味表面２
８を具備するリード線２６が半円形開口１９内に置かれ
る。リードＨ２６を基板１２に熱圧着するに際して、リ
ード線２６は半円形開口１９内に置かれそして熱及び圧
力により金属化層、２．沌に結合される。リード線２６
は結合用力Ｆｌによって層２４に押付けられる。力Ｆ１
がリード線を金属化層２４に圧着するのでリード線２６
は力Ｆｌの下で変形する。開口１９の半円形状の故に、
力ｒｌは半径方向力１！−として分解され、この方Ｆが
半円形開口１９の曲面に沿って作用する。各半径方向力
Ｆは、半円形開口１９に対して力Ｆ１に直交する力成分
を発生する。これら力の結果として半円形開口１９に引
張力が生ぜしめられる。セラミックは引張力に非常に弱
いから、引張力は基板にクラック５０を生せしめる。ク
ラック５０は超小形回路チップの電気的性能の劣化につ
ながり、通常デバイスを排棄することを必要とする。
本発明はリード線を半円形開口に熱圧着しようとする時
に生ずる基板における引張力を排除する。
第２図に示されるように、本発明に従えば、個々の基板
１１２の集合配列体１１０は、切線１２０を定義する穴
１１８が円形でなく矩形であることを除いて先行技術に
おけるのと同様に作製される。
穴はパンチングにより形成しつる。ここで矩形の穴とい
う言葉は４辺が等しい方形の穴をも包括するＯ 第５図に明示されるように、本発明の基板１１２は結合
帯域１１４と複数の導体１１６を有している０冬場体１
１６は、ワイヤが導体１１６から超小形回路チップまで
接続されることを可能ならしめるようチップ結合帯域に
隣りあって結合バッド１２２を具備している。
各基板１１２はその周辺に沿って複数の半矩形状即ち口
形開口１１９を有している。該開口の少くとも一面は金
属化層１２４を具備し、金属化層１２４は第４図に見ら
れるように導体１１６に物理的にそして電気的に接続さ
れる。
第６図は、リード線１２６が基□板１１２に熱圧着しう
る態様を概略示する。リード線１２６は、金属化帯域１
２４に隣接して置かれる平坦面１２８を有しそして熱圧
着力Ｆｌの下に置かれる。力Ｆ１はリード線表面１２８
に帯域を横切って分布せしめられる。しかし、開口１１
９が半矩影状であるから、結合力Ｆｌに対する直交成分
は存在しない。
従って、力Ｆ１のすべては圧縮力として金属化帯域１２
４を横切って分布される。セラミック材料は非常に大き
な圧縮力に耐えることが出来るから、結合力によって基
板に損傷が起る心配はない。加えて、結合力Ｆ１の直角
成分が存在しないから、開口１１９の周辺に沿ってどこ
にも引張力は存在しない。従って、引張力により誘発さ
れる破損の危険性は排除される。
本発明は、セラミック基板の側部にリード線を熱圧着す
る簡単にして有効な方法を提供し、同時に、従来熱圧着
或いはサーモソニック技術を行う際に直面した問題を排
除する。本発明は、電子超小形回路が簡単に、安価にそ
して信頼性を持って作製されることを可能ならしめる。
以上、本発明について具体的に説明したが、本発明の精
神内で多くの改変を為しうることを銘記されたい。
【図面の簡単な説明】
第１図は先行技術に従う個々の基板の切離し前の集合配
列体の一部の上面図、第２図は本発明に従う第１図と同
様の上面図、第５図は本発明に従う個々の基板の一つの
上面図、第４図は第３図の４−４線に沿う方向からの部
分正面図、第５図は先行技術に従って基板にリード線を
結合する状況を示す説明図、そして第６図は本発明の基
板にり・−ド線を熱圧着する状況を示す説明図で、ある
。 １０．１１０：基板集合配列体 １２．１１２：基板 １４．１１４：結合帯域 １゛６．１１・６：導体 １８：丸穴 ２０．１２０：切線 ２４．１２４：金属化層 ２６．１２６：リード線 １１８：矩形穴 １１９：半矩形穴 手続補正書（方式） 昭和６０年　５月３０日 特許庁長官　志　賀　学　殿 事件の表示　昭和６０年特　願第　１５５１、発明の名
称　超小形回路基析及びその作製方法補正をする者 事件との関係　特許出願人 名称　ザ・ジエイド・コーポレイション代理人 補正の対象 図　面　１　過 補正の内容　別紙の通り 図面の浄書（内容に変更なし）

Claims (1)

  1. 【特許請求の範囲】 １）（ａ）　一つのセラミック材料製シートに複数の個
    々の基板の集合配列体を構成する段階と、（ｂ）　個々
    の基板の周辺を定義する切線に沿ってセラミック材料中
    に矩形状の六列を形成する段階と、 （ｃ）　切線に沿って前記配列体を分断することにより
    該配列体から個々の基板を切離して、各基板の周辺に沿
    って半矩形状の開口を有する個々の基板を生成する段階
    と、 Ｃｄ）　牛矩形状の開口の少くとも一表面を金属化する
    段階と、 （ｅ）　前記基板に該半矩形状開口においてリード線を
    結合する段階と を包含する個々の超小形回路セラミック基板を作製する
    方法。 ２）結合段階が熱圧着により行われる特許請求の範囲第
    １項記載の方法。 ５）結合段階がサーモソニック結合により行われる特許
    請求の範囲第１項記載の方法。 リ　大判形成段階がパンチングにより行われる特許請求
    の範囲第１項記載の方法。 ５）電子超小形回路用セラミック基板であって、該基板
    が周辺に沿って半矩形状の開口を具備し、各開口が少く
    とも一表面に金属化層を有し、そして該金属化層にり−
    Ｆ線が結合されたことを特徴とする超小形回路用セラミ
    ック基板。
JP60001551A 1984-01-23 1985-01-10 超小形回路基板及びその作製方法 Pending JPS60227449A (ja)

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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4755249A (en) * 1984-06-27 1988-07-05 The Bergquist Company Mounting base pad means for semiconductor devices and method of preparing same
US4666545A (en) * 1984-06-27 1987-05-19 The Bergquist Company Method of making a mounting base pad for semiconductor devices
US4802277A (en) * 1985-04-12 1989-02-07 Hughes Aircraft Company Method of making a chip carrier slotted array
IL78192A (en) * 1985-04-12 1992-03-29 Hughes Aircraft Co Mini chip carrier slotted array
US4762606A (en) * 1985-04-12 1988-08-09 Hughes Aircraft Company Mini chip carrier slotted array
US4858072A (en) * 1987-11-06 1989-08-15 Ford Aerospace & Communications Corporation Interconnection system for integrated circuit chips
JPH0256987A (ja) * 1988-02-23 1990-02-26 Mitsubishi Electric Corp 混成集積回路の実装方法
US4952999A (en) * 1988-04-26 1990-08-28 National Semiconductor Corporation Method and apparatus for reducing die stress
US5049976A (en) * 1989-01-10 1991-09-17 National Semiconductor Corporation Stress reduction package and process
US5231304A (en) * 1989-07-27 1993-07-27 Grumman Aerospace Corporation Framed chip hybrid stacked layer assembly
US5013687A (en) * 1989-07-27 1991-05-07 Grumman Aerospace Corporation Framed chip hybrid stacked layer assembly
US5058265A (en) * 1990-05-10 1991-10-22 Rockwell International Corporation Method for packaging a board of electronic components
US5138115A (en) * 1990-10-12 1992-08-11 Atmel Corporation Carrierles surface mounted integrated circuit die
US5079835A (en) * 1990-10-12 1992-01-14 Atmel Corporation Method of forming a carrierless surface mounted integrated circuit die
DE4319944C2 (de) * 1993-06-03 1998-07-23 Schulz Harder Juergen Mehrfach-Substrat sowie Verfahren zu seiner Herstellung
US5721044A (en) * 1995-02-09 1998-02-24 Schmidt; Karsten Multiple substrate
JPH10284935A (ja) * 1997-04-09 1998-10-23 Murata Mfg Co Ltd 電圧制御発振器およびその製造方法
JPH1131893A (ja) * 1997-05-12 1999-02-02 Murata Mfg Co Ltd 電子部品の製造方法およびそれを用いた電子部品
JP2000124161A (ja) * 1998-10-14 2000-04-28 Disco Abrasive Syst Ltd 基盤の分割方法
US6105246A (en) 1999-05-20 2000-08-22 International Business Machines Corporation Method of making a circuit board having burr free castellated plated through holes
TW498602B (en) * 2000-05-30 2002-08-11 Alps Electric Co Ltd Circuit unit
US6951778B2 (en) * 2002-10-31 2005-10-04 Hewlett-Packard Development Company, L.P. Edge-sealed substrates and methods for effecting the same
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US20130025922A1 (en) * 2011-07-29 2013-01-31 Weibezahn Karl S Bonding entities to conjoined strips of conductive material

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51103262A (ja) * 1975-03-07 1976-09-11 Hitachi Ltd Seramitsukupatsukeejinoseizoho
JPS5258468A (en) * 1975-11-10 1977-05-13 Hitachi Ltd Production of ceramic package
JPS56129355A (en) * 1980-03-13 1981-10-09 Nec Corp Preparation of electronic parts

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3780431A (en) * 1972-09-25 1973-12-25 Bowmar Ali Inc Process for producing computer circuits utilizing printed circuit boards
US3926746A (en) * 1973-10-04 1975-12-16 Minnesota Mining & Mfg Electrical interconnection for metallized ceramic arrays
US4224637A (en) * 1978-08-10 1980-09-23 Minnesota Mining And Manufacturing Company Leaded mounting and connector unit for an electronic device
US4271426A (en) * 1978-08-10 1981-06-02 Minnesota Mining And Manufacturing Company Leaded mounting and connector unit for an electronic device
US4288841A (en) * 1979-09-20 1981-09-08 Bell Telephone Laboratories, Incorporated Double cavity semiconductor chip carrier
US4331740A (en) * 1980-04-14 1982-05-25 National Semiconductor Corporation Gang bonding interconnect tape process and structure for semiconductor device automatic assembly

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51103262A (ja) * 1975-03-07 1976-09-11 Hitachi Ltd Seramitsukupatsukeejinoseizoho
JPS5258468A (en) * 1975-11-10 1977-05-13 Hitachi Ltd Production of ceramic package
JPS56129355A (en) * 1980-03-13 1981-10-09 Nec Corp Preparation of electronic parts

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Publication number Publication date
US4572757A (en) 1986-02-25
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