JPH03108044A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH03108044A JPH03108044A JP1247537A JP24753789A JPH03108044A JP H03108044 A JPH03108044 A JP H03108044A JP 1247537 A JP1247537 A JP 1247537A JP 24753789 A JP24753789 A JP 24753789A JP H03108044 A JPH03108044 A JP H03108044A
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- JP
- Japan
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- rewrite
- error
- syndrome
- rewriting
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- Pending
Links
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に利用され、特に、訂正可能エラーが
記憶装置に発生した場合の、読出データのエラー訂正後
のメモリアレイに対する再書込み制御方式を改善した記
憶装置に関する。
記憶装置に発生した場合の、読出データのエラー訂正後
のメモリアレイに対する再書込み制御方式を改善した記
憶装置に関する。
本発明は、読出しデータ中の訂正可能エラーを訂正しメ
モリの再書込み行う手段を備えた記憶装置において、 前記訂正可能エラーを検出したときだけ再書込み動作を
行うようにすることにより、 メモリの再書込みを効率よく行えるようにしたものであ
る。
モリの再書込み行う手段を備えた記憶装置において、 前記訂正可能エラーを検出したときだけ再書込み動作を
行うようにすることにより、 メモリの再書込みを効率よく行えるようにしたものであ
る。
従来、この種の記憶装置における再書込み制御方式は、
例えば、第３図に示すパ）ｏ−ル再書込み制御方式に示
されるように、一定周期間隔ごとに、メモリアレイにＣ
ＰＵ等からアクセスを行い（ステップ５ｌｌ） 、その
とき続出データに１ビツトエラーである訂正可能エラー
が検出されたときには（ステップ５１２） 、そのエラ
ー検出場所にエラー訂正後のデータを書き込み（ステッ
プ５１３） 、メモリアレイ中にエラーデータがないよ
うにし、アドレスをカウントアツプしくステップ５１４
）、一定周期計算用のタイマーをアップしくステップ５
１５）、次のアドレスに同様に再書込み制御を行い、全
メモリアレイ領域に対して再書込み制御を行う制御方式
をとっていた。
例えば、第３図に示すパ）ｏ−ル再書込み制御方式に示
されるように、一定周期間隔ごとに、メモリアレイにＣ
ＰＵ等からアクセスを行い（ステップ５ｌｌ） 、その
とき続出データに１ビツトエラーである訂正可能エラー
が検出されたときには（ステップ５１２） 、そのエラ
ー検出場所にエラー訂正後のデータを書き込み（ステッ
プ５１３） 、メモリアレイ中にエラーデータがないよ
うにし、アドレスをカウントアツプしくステップ５１４
）、一定周期計算用のタイマーをアップしくステップ５
１５）、次のアドレスに同様に再書込み制御を行い、全
メモリアレイ領域に対して再書込み制御を行う制御方式
をとっていた。
前述した従来の記憶装置における再書込み制御方式で、
一定周期間隔を例えばＤＲＡＭ （ダイナミックランダ
ムアクセスメモリ）のリフレッシュ周期の１６μｓにし
た場合、メモリアレイに１６個のモジュールがあると、
２５６ｋｂｉｔのＤＲＡＭでは１分で全メモリアレイの
パトロールが終わるが、４Ｍｂｉｔでは１８分、１６Ｍ
ｂｉｔでは７２分もかかってしまう。
一定周期間隔を例えばＤＲＡＭ （ダイナミックランダ
ムアクセスメモリ）のリフレッシュ周期の１６μｓにし
た場合、メモリアレイに１６個のモジュールがあると、
２５６ｋｂｉｔのＤＲＡＭでは１分で全メモリアレイの
パトロールが終わるが、４Ｍｂｉｔでは１８分、１６Ｍ
ｂｉｔでは７２分もかかってしまう。
しかし、リフレッシ５動作とパトロール再書込み制御を
同時に行うと、動作にかなりの時間がかかるため、ＣＰ
Ｕ等からのメモリアクセスを待たせることになり、シス
テムの性能が落ちてしまうことになる。そのため、再書
込制御の周期間隔を延ばす必要があり、全メモリアレイ
のパトロールが終わるまでに非常に長い時間がかかって
しまう欠点がある。
同時に行うと、動作にかなりの時間がかかるため、ＣＰ
Ｕ等からのメモリアクセスを待たせることになり、シス
テムの性能が落ちてしまうことになる。そのため、再書
込制御の周期間隔を延ばす必要があり、全メモリアレイ
のパトロールが終わるまでに非常に長い時間がかかって
しまう欠点がある。
本発明の目的は、前記の欠点を除去することにより、メ
モリの再書込みを効率よく行うことができる再書込み制
御方式を有する記憶装置を提供することにある。
モリの再書込みを効率よく行うことができる再書込み制
御方式を有する記憶装置を提供することにある。
本発明は、読出しデータ中の訂正可能エラーを訂正し再
書込みを行う再書込み手段を備えた記憶装置において、
前記再書込み手段は、訂正可能エラー検出時、障害箇所
を示す障害アドレスと障害ビット位置を示すシンドロー
ムとを一組として登録格納するシンドローム格納手段と
、前記シンドローム格納手段に登録された各組について
そのエラー発生回数を計数し格納するエラー計数格納手
段と、前記シンドローム格納手段に登録された各組に対
応しエラーについて再書込みを行ったかどうかを示す再
書込みビットをセットする再書込みビットセット手段と
、前記再書込みビットセット手段に再書込みビットがセ
ットされており、前記エラー計数格納手段に格納された
エラー発生回数値があらかじめ定められた値より小さい
場合に再書込みを指示する再書込み制御手段とを含むこ
とを特徴とする。
書込みを行う再書込み手段を備えた記憶装置において、
前記再書込み手段は、訂正可能エラー検出時、障害箇所
を示す障害アドレスと障害ビット位置を示すシンドロー
ムとを一組として登録格納するシンドローム格納手段と
、前記シンドローム格納手段に登録された各組について
そのエラー発生回数を計数し格納するエラー計数格納手
段と、前記シンドローム格納手段に登録された各組に対
応しエラーについて再書込みを行ったかどうかを示す再
書込みビットをセットする再書込みビットセット手段と
、前記再書込みビットセット手段に再書込みビットがセ
ットされており、前記エラー計数格納手段に格納された
エラー発生回数値があらかじめ定められた値より小さい
場合に再書込みを指示する再書込み制御手段とを含むこ
とを特徴とする。
訂正可能エラーが検出されると、障害アドレスとシンド
ロームとを一組にしてシンドローム格納手段に登録格納
される。そして、そのエラー発生回数がエラー計数格納
手段により計数され格納される。−万博書込みビットセ
ト手段には前記シンドローム格納手段に登録格納された
各組に対応し再書込みビットがセットされる。
ロームとを一組にしてシンドローム格納手段に登録格納
される。そして、そのエラー発生回数がエラー計数格納
手段により計数され格納される。−万博書込みビットセ
ト手段には前記シンドローム格納手段に登録格納された
各組に対応し再書込みビットがセットされる。
そして、訂正可能エラー検出時に、再書込み制御手段は
、前記再書込みビットセラ）１段に再書込みビットがセ
ットされており、かつ前記エラー計数格納手段に登録さ
れたエラー発生回数値が例えば１の場合に、再書込の指
示を行う。
、前記再書込みビットセラ）１段に再書込みビットがセ
ットされており、かつ前記エラー計数格納手段に登録さ
れたエラー発生回数値が例えば１の場合に、再書込の指
示を行う。
従って、再書込みは訂正可能エラー検出時だけ行われる
ことになり、再書込みの効率化を図ることが可能となる
。
ことになり、再書込みの効率化を図ることが可能となる
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、訂正可能エラー発生時の障害アドレス１１
を格納するアドレスレジスタ１と、ワンド０−ム１２ヲ
格納するシンドロームレジスタ２と、アドレスレジスタ
１とシンドロームレジスタ２の内容を１組とし、訂正可
能エラー発生時に、登録されるシンドロームアレイ３と
、シンドロームアレイ３の内容の各々に対するエラーの
発生回数を登録するエラーカウンタ４と、エラーカウン
タ４の内容をカウントアツプする加算器５と、再書込み
制御が終了したかどうかを示す再書込みビットがセット
される再書込みビット保持器６と、発生したエラーが以
前に発生してシンドロームアレイ３に登録されているか
どうかを比べる比較器７と、再書込制御を行う再書込制
御８８とを含んでいる。
を格納するアドレスレジスタ１と、ワンド０−ム１２ヲ
格納するシンドロームレジスタ２と、アドレスレジスタ
１とシンドロームレジスタ２の内容を１組とし、訂正可
能エラー発生時に、登録されるシンドロームアレイ３と
、シンドロームアレイ３の内容の各々に対するエラーの
発生回数を登録するエラーカウンタ４と、エラーカウン
タ４の内容をカウントアツプする加算器５と、再書込み
制御が終了したかどうかを示す再書込みビットがセット
される再書込みビット保持器６と、発生したエラーが以
前に発生してシンドロームアレイ３に登録されているか
どうかを比べる比較器７と、再書込制御を行う再書込制
御８８とを含んでいる。
本発明の特徴とするところは、第１図において、シンド
ローム格納手段としてのシンドロームアレイ３と、エラ
ー計数格納手段として、のエラーカウンタ４、加算器５
および比較器７と、再書込みビット保持手段としての再
書込みビット保持器６と、再書込み制御手段としての再
書込み制御部８とを設けたことにある。
ローム格納手段としてのシンドロームアレイ３と、エラ
ー計数格納手段として、のエラーカウンタ４、加算器５
および比較器７と、再書込みビット保持手段としての再
書込みビット保持器６と、再書込み制御手段としての再
書込み制御部８とを設けたことにある。
次に、本実施例の再書込み制御動作について第２図に示
す流れ図を参照して説明する。
す流れ図を参照して説明する。
ＣＰＵ等からのメモリアクセスで訂正可能エラーである
１ビツトエラーが検出されると（ステップＳ１）、アド
レスレジスタ１はシンドロームアレイにアレイアドレス
１３を与え、アドレスレジスタ１とシンドロームレジス
タ２とシンドロームアレイ３との内容を比較器７で比較
しくステップＳ２）、一致する内容がなければアドレス
レジスタ１とシンドロームレジスタ２との内容をシンド
ロームアレイ３に新規登録しくステップＳ３．５５）一
致するときにはエラーカウントレジスタ４の内容に「ｌ
」を加算して、カウント値を１つ増やす（ステップＳ３
．３４）。そして再書込みビットレジスタ６の内容を「
１」にして再書込み動作が終了するまで保持する（ステ
ップ３６）。またこのときエラーカウントレジスタ４の
値が「２」以上であれば（ステップＳ７）、固定障害と
して上位装置であるＣＰＵ等に報告しくステップＳ９）
、また再書込みピットレジスタ６の内容を「０」にして
以後再書込み動作から除外する。再書込み動作は再書込
み制御部８において行われ、ある周期間隔、例えばリフ
レッシニ周期に同期して行われる（ステップ３８）。再
書込み動作終了後、対応する再書込みピットレジスタ６
はリセット信号１４により「０」にリセットされる（ス
テップ５１０） 。
１ビツトエラーが検出されると（ステップＳ１）、アド
レスレジスタ１はシンドロームアレイにアレイアドレス
１３を与え、アドレスレジスタ１とシンドロームレジス
タ２とシンドロームアレイ３との内容を比較器７で比較
しくステップＳ２）、一致する内容がなければアドレス
レジスタ１とシンドロームレジスタ２との内容をシンド
ロームアレイ３に新規登録しくステップＳ３．５５）一
致するときにはエラーカウントレジスタ４の内容に「ｌ
」を加算して、カウント値を１つ増やす（ステップＳ３
．３４）。そして再書込みビットレジスタ６の内容を「
１」にして再書込み動作が終了するまで保持する（ステ
ップ３６）。またこのときエラーカウントレジスタ４の
値が「２」以上であれば（ステップＳ７）、固定障害と
して上位装置であるＣＰＵ等に報告しくステップＳ９）
、また再書込みピットレジスタ６の内容を「０」にして
以後再書込み動作から除外する。再書込み動作は再書込
み制御部８において行われ、ある周期間隔、例えばリフ
レッシニ周期に同期して行われる（ステップ３８）。再
書込み動作終了後、対応する再書込みピットレジスタ６
はリセット信号１４により「０」にリセットされる（ス
テップ５１０） 。
以上説明したように、本発明は、訂正可能エラーを検出
したときだけ再書込み動作を行うことにより、以下の効
果が得られる。
したときだけ再書込み動作を行うことにより、以下の効
果が得られる。
（１）再書込み制御が効率化され、ＣＰＵ等からのメモ
リアクセスを待たせる頻度が非常に少なくなり、システ
ムの性能を低下させることがないこと。
リアクセスを待たせる頻度が非常に少なくなり、システ
ムの性能を低下させることがないこと。
（２）メモリアレイ中のエラーを消去する再書込みによ
りシステムの信頼度が向上すること。
りシステムの信頼度が向上すること。
（３）固定エラーの場合、再書込み制御から除外するこ
とにより、無駄な再書込み動作を行わなくともよいため
、システムの性能を低下させないこと。
とにより、無駄な再書込み動作を行わなくともよいため
、システムの性能を低下させないこと。
第１図は本発明の一実施例の要部を示すブロック構成図
。 第２図はその動作を示す流れ図。 第３図は従来例の動作を示す流れ図。 １・・・アドレスレジスタ、２・・・シンドロームレジ
スタ、３・・・シンドロームアレイ、４・・・エラーカ
ウンタ、５・・・加算器、６・・・再書込みビット保持
器、７・・・比較器、訃・・再書込み制御部、１１・・
・障害アドレス、１２・・・シンドローム、１３・・・
アレイアドレス、１４・・・リセット信号、８１〜３１
０．３１１〜３１５・・・ステップ。 第 １ 図 第 図
。 第２図はその動作を示す流れ図。 第３図は従来例の動作を示す流れ図。 １・・・アドレスレジスタ、２・・・シンドロームレジ
スタ、３・・・シンドロームアレイ、４・・・エラーカ
ウンタ、５・・・加算器、６・・・再書込みビット保持
器、７・・・比較器、訃・・再書込み制御部、１１・・
・障害アドレス、１２・・・シンドローム、１３・・・
アレイアドレス、１４・・・リセット信号、８１〜３１
０．３１１〜３１５・・・ステップ。 第 １ 図 第 図
Claims (1)
- 【特許請求の範囲】 １、読出しデータ中の訂正可能エラーを訂正し再書込み
を行う再書込み手段を備えた記憶装置において、 前記再書込み手段は、 訂正可能エラー検出時、障害箇所を示す障害アドレスと
障害ビット位置を示すシンドロームとを一組として登録
格納するシンドローム格納手段と、前記シンドローム格
納手段に登録された各組についてそのエラー発生回数を
計数し格納するエラー計数格納手段と、 前記シンドローム格納手段に登録された各組に対応しエ
ラーについて再書込みを行ったかどうかを示す再書込み
ビットをセットする再書込みビットセット手段と、 前記再書込みビットセット手段に再書込みビットがセッ
トされており、前記エラー計数格納手段に格納されたエ
ラー発生回数値があらかじめ定められた値より小さい場
合に再書込みを指示する再書込み制御手段とを含む ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247537A JPH03108044A (ja) | 1989-09-21 | 1989-09-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247537A JPH03108044A (ja) | 1989-09-21 | 1989-09-21 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108044A true JPH03108044A (ja) | 1991-05-08 |
Family
ID=17164974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247537A Pending JPH03108044A (ja) | 1989-09-21 | 1989-09-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108044A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008250671A (ja) * | 2007-03-30 | 2008-10-16 | Yokogawa Electric Corp | 情報処理装置および情報処理方法 |
| DE10233642B4 (de) * | 2001-07-25 | 2010-11-11 | Samsung Electronics Co., Ltd., Suwon | Fehlerkorrektur-Kodierung und -Dekodierung in einer Festkörper-Speicherungsvorrichtung |
| JP2012108726A (ja) * | 2010-11-17 | 2012-06-07 | Nec Computertechno Ltd | 障害処理装置、それを用いた情報処理装置及び情報処理装置の障害処理方法 |
| CN105874434A (zh) * | 2014-01-02 | 2016-08-17 | 高通股份有限公司 | 比特重映射系统 |
| JP2019149069A (ja) * | 2018-02-28 | 2019-09-05 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体メモリの故障検出方法 |
-
1989
- 1989-09-21 JP JP1247537A patent/JPH03108044A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10233642B4 (de) * | 2001-07-25 | 2010-11-11 | Samsung Electronics Co., Ltd., Suwon | Fehlerkorrektur-Kodierung und -Dekodierung in einer Festkörper-Speicherungsvorrichtung |
| JP2008250671A (ja) * | 2007-03-30 | 2008-10-16 | Yokogawa Electric Corp | 情報処理装置および情報処理方法 |
| JP2012108726A (ja) * | 2010-11-17 | 2012-06-07 | Nec Computertechno Ltd | 障害処理装置、それを用いた情報処理装置及び情報処理装置の障害処理方法 |
| CN105874434A (zh) * | 2014-01-02 | 2016-08-17 | 高通股份有限公司 | 比特重映射系统 |
| JP2017502419A (ja) * | 2014-01-02 | 2017-01-19 | クアルコム，インコーポレイテッド | ビット再マッピングシステム |
| JP2019149069A (ja) * | 2018-02-28 | 2019-09-05 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体メモリの故障検出方法 |
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