JPS60229363A - Ｍｏｓトランジスタ閾値の自動補正装置 - Google Patents
Ｍｏｓトランジスタ閾値の自動補正装置Info
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- JPS60229363A JPS60229363A JP59085654A JP8565484A JPS60229363A JP S60229363 A JPS60229363 A JP S60229363A JP 59085654 A JP59085654 A JP 59085654A JP 8565484 A JP8565484 A JP 8565484A JP S60229363 A JPS60229363 A JP S60229363A
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- sensor
- threshold
- mos
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-
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明岐、ＭＯＳ −ＦＥＴ （絶縁ｆ−）型電界効果
トランジスタ）の閾値電圧のシフトを自動的にセンスし
て補正もしく蝶所定値に設定するだめのＭＯＳ ） ９
ンジスタ閾値の自動補正！！：置に関する。
トランジスタ）の閾値電圧のシフトを自動的にセンスし
て補正もしく蝶所定値に設定するだめのＭＯＳ ） ９
ンジスタ閾値の自動補正！！：置に関する。
第１図および第２図はそれぞれＮチャネル。
ＰチャネルのＭＯＳ−ＦＥＴの一般的な構造を示してい
る。即ち、第１図において、１はＰ型のシリコン基板で
１ムその表面の一部にＮ＋型不純物層からなるソース領
域２およびドレイン領域３が拡散形成され、この両頭城
２，３間の基板上にダート酸化膜（５ｉｎ２膜）４を介
してダート電極（たとえばポリシリコン層）５が形成さ
れている。なお、６は上記シリコン基板１０表面の一部
に形成されたＰ＋拡散層からなる基板電極領域であυ、
この電極領域６を通じて基板１にバックダートバイアス
として通常はソース電位Ｖ■（接地°電位）が与えられ
る。このよりなＮチャネルＭＯ８−ＦＥＴ Ｋらっては
、ダート電極５に正の電位が与えられることによって、
ソース−ドレイン間が導通状態（オン）になる。
る。即ち、第１図において、１はＰ型のシリコン基板で
１ムその表面の一部にＮ＋型不純物層からなるソース領
域２およびドレイン領域３が拡散形成され、この両頭城
２，３間の基板上にダート酸化膜（５ｉｎ２膜）４を介
してダート電極（たとえばポリシリコン層）５が形成さ
れている。なお、６は上記シリコン基板１０表面の一部
に形成されたＰ＋拡散層からなる基板電極領域であυ、
この電極領域６を通じて基板１にバックダートバイアス
として通常はソース電位Ｖ■（接地°電位）が与えられ
る。このよりなＮチャネルＭＯ８−ＦＥＴ Ｋらっては
、ダート電極５に正の電位が与えられることによって、
ソース−ドレイン間が導通状態（オン）になる。
一方、第２図において、７はＮＷのシリコン基板であシ
、その表面の一部にＰ＋型不純物層からなるソース領域
８およびドレイン領域９が拡散形成され、この両領域８
，９間の基板上にダート酸化膜４を介してダート電極５
が形成されている。なお、１０は上記シリコン基板７０
表面の一部に形成された鹸拡散層からなる基板電極領域
でアシ、この電極領域１０を通じて基板７にパ、クグー
トノ々イアスとして通常はソース電位ＶＤＤ （正電位
）が与えられる。このようなＰチャネルＭＯ８＝ＦＥＴ
Ｋあっては、ｒ−ト電極６に接地電位が与えられるこ
とによって、ソース・ドレイン間が導通状態になる。
、その表面の一部にＰ＋型不純物層からなるソース領域
８およびドレイン領域９が拡散形成され、この両領域８
，９間の基板上にダート酸化膜４を介してダート電極５
が形成されている。なお、１０は上記シリコン基板７０
表面の一部に形成された鹸拡散層からなる基板電極領域
でアシ、この電極領域１０を通じて基板７にパ、クグー
トノ々イアスとして通常はソース電位ＶＤＤ （正電位
）が与えられる。このようなＰチャネルＭＯ８＝ＦＥＴ
Ｋあっては、ｒ−ト電極６に接地電位が与えられるこ
とによって、ソース・ドレイン間が導通状態になる。
ところで、上記ＭＯ８）ランジスタを有するＬＳＩ等の
使用中に、何らかの外的原因によシ前記ダート酸化膜４
中に正電荷が蓄積することがある。この場合には、Ｎチ
ャネルトランジスタ。
使用中に、何らかの外的原因によシ前記ダート酸化膜４
中に正電荷が蓄積することがある。この場合には、Ｎチ
ャネルトランジスタ。
Ｐチャネルトランジスタの各閾値ｖＴＩＮ ＋ ＶＴＨ
Ｐがそれぞれ負側ヘシフトし、Ｎチャネルトランジスタ
のロクレベル側のマークンが低下し、Ｐチャネルトラン
ジスタのスイッチ速度が低下するという問題が生じる。
Ｐがそれぞれ負側ヘシフトし、Ｎチャネルトランジスタ
のロクレベル側のマークンが低下し、Ｐチャネルトラン
ジスタのスイッチ速度が低下するという問題が生じる。
また、ＰチャネルトランジスタとＮチャネルトランジス
タとを用いたＣＭＯ８回路を有するＬＳＩにおてＬ１前
記閾値のシフトによシ、回路の特性が変化し、回路の動
作マージンが著しく低下するという問題が生じる。
タとを用いたＣＭＯ８回路を有するＬＳＩにおてＬ１前
記閾値のシフトによシ、回路の特性が変化し、回路の動
作マージンが著しく低下するという問題が生じる。
また、前記ＭＯ８）ランジスタを有するＬＳＩ等の尚集
積化に伴なうトランジスタの微細化によす、籍にＮチャ
ネルトランジスタの場合には、ドレイン空乏−の電界強
区の増大に起因するチャネルホットエレクトロン効果が
生じてその閾値電圧ＶＴｉｌＮが正側にシフトし、その
スイッチ速度が低下し、回路の性能が低下するという問
題かう９、この問題は将来の一層の高集積化につれて非
常に憂朦すべき課題である。
積化に伴なうトランジスタの微細化によす、籍にＮチャ
ネルトランジスタの場合には、ドレイン空乏−の電界強
区の増大に起因するチャネルホットエレクトロン効果が
生じてその閾値電圧ＶＴｉｌＮが正側にシフトし、その
スイッチ速度が低下し、回路の性能が低下するという問
題かう９、この問題は将来の一層の高集積化につれて非
常に憂朦すべき課題である。
然るに、従来のＬＳＩ等にあっては、その使用中におい
て上述したような閾値のシフトが生じた場合にそれを自
動的に補正するための対策がなされておらず、上記シフ
トにより閾値が恒久的に変化してしまうので、必然的に
ＬＳＩ％の使用可能時間（正常動作の保証時間）が著し
く制限されることになる。
て上述したような閾値のシフトが生じた場合にそれを自
動的に補正するための対策がなされておらず、上記シフ
トにより閾値が恒久的に変化してしまうので、必然的に
ＬＳＩ％の使用可能時間（正常動作の保証時間）が著し
く制限されることになる。
本発明は上記の事情に鑑みてなされたもので、使用中に
おける外的原因によるあるいは高集積化に際しての微細
化に伴なうＭＯＳトランジスタの閾値電圧のシフトを自
動的に補正することが可能であシ、上記シフトに起因す
る回路性能の劣化を防止し得るＭＯＳ ）ランジスタ閾
値の自動補正装置を提供するものである。
おける外的原因によるあるいは高集積化に際しての微細
化に伴なうＭＯＳトランジスタの閾値電圧のシフトを自
動的に補正することが可能であシ、上記シフトに起因す
る回路性能の劣化を防止し得るＭＯＳ ）ランジスタ閾
値の自動補正装置を提供するものである。
即ち、本発明のＭＯＳ ）ランジスタ閾値の自動補正装
置は、被制御用１ｖ１０Ｓトランジスタと同一半導体チ
ップ上あるいは別チップ上に設けられ、ソース・基板相
互が接続された第１のセンサ用ＭＯ８）ランジスタと、
この第１のセイサ用ＭＯＳトランジスタに所定量の閾値
シフトが生じたときに導通状噛から非導通状態にもしく
はその逆に反転させる実効的ダートバイアスを与えるダ
ート電圧源およびソース電圧源と、上記第１のセンサ用
ＭＯ３）ランジスタのドレインに抵抗もしくはソース・
基板相互が接続された第２のセンサ用ＭＯ８）ランジス
タを介して接続される所定の電圧源と、上記第１のセン
サ用ＭＯ８）ランジスタのドレイン電位を前記被制御用
ＭＯ８）ランジスタの基板に供給する配線とを具備する
ことを特徴とするものである。
置は、被制御用１ｖ１０Ｓトランジスタと同一半導体チ
ップ上あるいは別チップ上に設けられ、ソース・基板相
互が接続された第１のセンサ用ＭＯ８）ランジスタと、
この第１のセイサ用ＭＯＳトランジスタに所定量の閾値
シフトが生じたときに導通状噛から非導通状態にもしく
はその逆に反転させる実効的ダートバイアスを与えるダ
ート電圧源およびソース電圧源と、上記第１のセンサ用
ＭＯ３）ランジスタのドレインに抵抗もしくはソース・
基板相互が接続された第２のセンサ用ＭＯ８）ランジス
タを介して接続される所定の電圧源と、上記第１のセン
サ用ＭＯ８）ランジスタのドレイン電位を前記被制御用
ＭＯ８）ランジスタの基板に供給する配線とを具備する
ことを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図はＭＯＳ ）ランジスタを有するＬＳＩの一
部を示しており、”ｌはＰチャネルトランジスタＰ、と
ＮチャネルトランジスタＮ、とがＶＤＤ電源とＶＩＮ＋
電源との間に直列接続され、各ダートが共通接続された
第１のＣＭＯＳインバータである。同様に、１１はＰチ
ャネルトランジスタＰ雪とＮチャネルトランジスタＮ、
とからなる第２のＣＭＯＳインバータであり、上記第１
のＣＭＯＳインバータＩ、に縦続接続されている。なお
、Ｓｌは入力ノード、Ｓｌ 、ｓｊは出力ノードである
。
る。第３図はＭＯＳ ）ランジスタを有するＬＳＩの一
部を示しており、”ｌはＰチャネルトランジスタＰ、と
ＮチャネルトランジスタＮ、とがＶＤＤ電源とＶＩＮ＋
電源との間に直列接続され、各ダートが共通接続された
第１のＣＭＯＳインバータである。同様に、１１はＰチ
ャネルトランジスタＰ雪とＮチャネルトランジスタＮ、
とからなる第２のＣＭＯＳインバータであり、上記第１
のＣＭＯＳインバータＩ、に縦続接続されている。なお
、Ｓｌは入力ノード、Ｓｌ 、ｓｊは出力ノードである
。
一方、３１は上記ＣＭＯＳインバータＩ、、Ｉ。
のＰチャネルトランジスタＰ、、Ｐ、のパックダートバ
イアスを制御してその闇値を補正するためのＰチャネル
閾値補正回路であシ、これはセンサ用のＰチャネルトラ
ンジスタＰ、のソースおよび基板がＶＩＰ電源に接続さ
れ、そのｆ−）ＵＶａｐ電圧源に接続され、そのドレイ
ン（出力ノードＳ、）は抵抗Ｒ，を介してＶ＋ｐｔＦＥ
源に接続されてなる。そして、上記出力ノードＳ４が前
記ＣＭＯＳインバータ’１＋１１のＰチャネルトランジ
スタＰ１＋Ｐ１の各基板に接続されている。
イアスを制御してその闇値を補正するためのＰチャネル
閾値補正回路であシ、これはセンサ用のＰチャネルトラ
ンジスタＰ、のソースおよび基板がＶＩＰ電源に接続さ
れ、そのｆ−）ＵＶａｐ電圧源に接続され、そのドレイ
ン（出力ノードＳ、）は抵抗Ｒ，を介してＶ＋ｐｔＦＥ
源に接続されてなる。そして、上記出力ノードＳ４が前
記ＣＭＯＳインバータ’１＋１１のＰチャネルトランジ
スタＰ１＋Ｐ１の各基板に接続されている。
また、３２は前記ＣＭＯＳインバータＩｔ＋１１のＮチ
ャネルトランジスタＮ １ ＋ Ｎ １のパックダート
バイアスを制御してその閾値を補正するためのＮチャネ
ル闇値補正回路でラシ、これはセンナ用のＮチャネルト
ランジスタＮａのソースおよび基板がＶＩｅＮ電源に接
続され、そのダートはＶｏｓ’亀圧源電圧続され、その
ドレイン（出力ノードＳｓ ）が抵抗Ｒ１を介してＶＩ
Ｎ 電圧源に接続されてなる。そして、上記出力ノード
Ｓ６が前記ＣＭＯＳインバータＩｌ＋■２のＮチャネル
トランジスタＮｌ ＋ Ｎｌの各基板に接続されている
。
ャネルトランジスタＮ １ ＋ Ｎ １のパックダート
バイアスを制御してその閾値を補正するためのＮチャネ
ル闇値補正回路でラシ、これはセンナ用のＮチャネルト
ランジスタＮａのソースおよび基板がＶＩｅＮ電源に接
続され、そのダートはＶｏｓ’亀圧源電圧続され、その
ドレイン（出力ノードＳｓ ）が抵抗Ｒ１を介してＶＩ
Ｎ 電圧源に接続されてなる。そして、上記出力ノード
Ｓ６が前記ＣＭＯＳインバータＩｌ＋■２のＮチャネル
トランジスタＮｌ ＋ Ｎｌの各基板に接続されている
。
次に１上記ＬＳＩ回路の動作を説明する。いま、ＬＳＩ
の使用中に何らかの外的原因により各トランジスタとも
闇値電圧が負側ヘシフトする場合を考える。この場合、
センサ用のＮチャネルトランジスタＮ、およびＰチャネ
ルトランジスタＰａそれぞれの初期の閾値電圧をＶＴＮ
８およびＶＴＰＳｌそれぞれの閾値シフト量をｌＶＴＮ
ｇおよびΔｖｔｐ ８で表わす。また、パックダートバ
イアスが制御される被制御用のＮチャネルトランジスタ
Ｎ１ ｒ Ｎ １それぞれの初期の闇値電圧をｖ’ｒｓ
１それぞれの閾値シフト量をΔＶＴＮ １シフト後セ
ンサ用のＮチャネルト・ランジスタがスイッチ動作を行
りたときのＮ１ ｒ Ｎ 露それぞれの閾値をｖｔｓ’
で表わす。同様に、被制御用のＰチャネルトランジスタ
Ｐｌ＋Ｐｌそれぞれの初期の闇値電圧をＶＴＰ％それぞ
れの閾値シフト梃をΔＶＴＰ 、 シフト後センサ用の
Ｐチャネルトランジスタがスイッチ動作を行ったときの
ｐ、＋Ｐ！それぞれの闇値をＶ７ｐ’で表わす。また、
センサ用のＮチャネルトランジスタＮ８は、初期状態で
はオフであり、前記閾値ΔＶｊＮ以上のシフトが生じた
ときにオンとなるように、そのダートバイアス（ＶＧＮ
−ＶＩＩＮ ）が選定されている。また、センサ用の
ＰチャネルトランジスタＰ８は、初期状態ではオンであ
り、前記閾値Δｖｔｐの絶対値１ΔＶＴＰＩ以上のシフ
トが生じたときにオンになるように、そのダートバイア
スＶＧＰ−ＶＩＰが選定されている。
の使用中に何らかの外的原因により各トランジスタとも
闇値電圧が負側ヘシフトする場合を考える。この場合、
センサ用のＮチャネルトランジスタＮ、およびＰチャネ
ルトランジスタＰａそれぞれの初期の閾値電圧をＶＴＮ
８およびＶＴＰＳｌそれぞれの閾値シフト量をｌＶＴＮ
ｇおよびΔｖｔｐ ８で表わす。また、パックダートバ
イアスが制御される被制御用のＮチャネルトランジスタ
Ｎ１ ｒ Ｎ １それぞれの初期の闇値電圧をｖ’ｒｓ
１それぞれの閾値シフト量をΔＶＴＮ １シフト後セ
ンサ用のＮチャネルト・ランジスタがスイッチ動作を行
りたときのＮ１ ｒ Ｎ 露それぞれの閾値をｖｔｓ’
で表わす。同様に、被制御用のＰチャネルトランジスタ
Ｐｌ＋Ｐｌそれぞれの初期の闇値電圧をＶＴＰ％それぞ
れの閾値シフト梃をΔＶＴＰ 、 シフト後センサ用の
Ｐチャネルトランジスタがスイッチ動作を行ったときの
ｐ、＋Ｐ！それぞれの闇値をＶ７ｐ’で表わす。また、
センサ用のＮチャネルトランジスタＮ８は、初期状態で
はオフであり、前記閾値ΔＶｊＮ以上のシフトが生じた
ときにオンとなるように、そのダートバイアス（ＶＧＮ
−ＶＩＩＮ ）が選定されている。また、センサ用の
ＰチャネルトランジスタＰ８は、初期状態ではオンであ
り、前記閾値Δｖｔｐの絶対値１ΔＶＴＰＩ以上のシフ
トが生じたときにオンになるように、そのダートバイア
スＶＧＰ−ＶＩＰが選定されている。
したがって、初期状態においては、センサ用のＮチャネ
ルトランジスタＮ８はオフ、ＰチャネルトランジスタＰ
ａはオンであり、被制御用のＮチャネルトランジスタＮ
ｌ ｒ Ｎ ！は／ＪツクダートバイアスとしてＶＩ
Ｎ １に圧が印加されることによってその闇値は初期値
ＶＴＨになっており、被制御用のＰチャネルトランジス
タＰＩＩＰ２はパックｒ−１バイアスとしてＶＩｐ １
１１圧が印加されることによってその閾値は初期値ＶＴ
Ｐになっている。
ルトランジスタＮ８はオフ、ＰチャネルトランジスタＰ
ａはオンであり、被制御用のＮチャネルトランジスタＮ
ｌ ｒ Ｎ ！は／ＪツクダートバイアスとしてＶＩ
Ｎ １に圧が印加されることによってその闇値は初期値
ＶＴＨになっており、被制御用のＰチャネルトランジス
タＰＩＩＰ２はパックｒ−１バイアスとしてＶＩｐ １
１１圧が印加されることによってその閾値は初期値ＶＴ
Ｐになっている。
これに対して、前記各トランジスタの閾値がシフトした
とき、センサ用のＮチャネルトランジスタＮＢはオン、
ＰチャネルトランジスタＰ。
とき、センサ用のＮチャネルトランジスタＮＢはオン、
ＰチャネルトランジスタＰ。
Ｌオフになる。仁れにより、被制御用のＮチャネルトラ
ンジスタＮｌ、Ｎ、はパックゲート・ぐイアスとしてそ
れまでより低い■Σｎ％圧が印加されることによってそ
の閾値はシフト後の値ＶＴＮ＋Δｙ ＴＮ／から高くな
って初期値ＶＴＨに戻るように補正され、Ｐチャネルト
ランジスタＰ、ＩＦ５はバックデートバイアスとしてそ
れまでよシ低いＶｚＮ’ｄＬ圧が印加されることＫよっ
てその闇値はシフト後の値ＶＴＰ＋ΔＴＰ’から初期値
ＶＴＰに戻るように補正される。
ンジスタＮｌ、Ｎ、はパックゲート・ぐイアスとしてそ
れまでより低い■Σｎ％圧が印加されることによってそ
の閾値はシフト後の値ＶＴＮ＋Δｙ ＴＮ／から高くな
って初期値ＶＴＨに戻るように補正され、Ｐチャネルト
ランジスタＰ、ＩＦ５はバックデートバイアスとしてそ
れまでよシ低いＶｚＮ’ｄＬ圧が印加されることＫよっ
てその闇値はシフト後の値ＶＴＰ＋ΔＴＰ’から初期値
ＶＴＰに戻るように補正される。
次に、上記動作について数値例に基いて詳述する。ＭＯ
Ｓ ）ランジスタの閾値電圧ｖｒｎとノ々ツクｒ−）バ
イアスとの関係は、よく知られているように次式で示さ
れる。
Ｓ ）ランジスタの閾値電圧ｖｒｎとノ々ツクｒ−）バ
イアスとの関係は、よく知られているように次式で示さ
れる。
但し、右辺第４項はＮチャネルの場合に十符号、Ｐチャ
ネルの場合に一符号である。
ネルの場合に一符号である。
と置き換えて
ＶＴＲ＝ Ａ 土／Ｂ（１２９’ｆｌ＋１Ｖｎｏｌ）
−（４）が得られる。
−（４）が得られる。
ＮチャネルトランジスタＮ、、Ｎ、の初期値ＶＴＮは、
パックダートノーイアスＶｌｌＧ＝ＶｉＮ によって得
られるので、 ＶＴＨ＝ Ａ 十に〒２％ｌ ＋ ｌＶｔ５ｌ） ＝１
５）となる。ＮチャネルトランジスタＮ ｌ ＋ Ｎ２
の（闇値シフト後センサがオンとなったときの値ＶＴＮ
’は、■ＢＧ＝■εＮによって得られるので、ＶＴＮ’
＝ Ａ ＋ Ｂ（１２１１ｚｌ ＋ ＩＶＩＮＩ）
−（６）となる。そして、上記閾値ＶＴＮとＶＴＮ’と
の間のシフト厄が前記閾値シフト量ΔＶＴＮを打ち消す
ためには 一ΔＶＴＮ：ＶＴＮ’−ＶＴＮ ＝Ａ而面晶−Ａ；面狩・・・（７） が成立する８蚤がある。ここで、ΔＶＴＮをたとえは一
〇、３ｖに設定した場合、ＶＩＮあるいはＶＩＮのいず
れか一方を設定（たとえばＶＩＮ＝ＯＶ＝Ｖｌｌｌ＋す
れば他方の値をめることができる。一方、センサ用のＮ
チャネルトランジスタＮＢの閾１直シフト量ΔＶＴＮ８
と被制御用のＮチャネルトランジスタＮ Ｉ ＋ Ｎ
！の閾値シフ）ＭΔＶＴＮとの間には ΔＶＴＮ ””ΔＶＴＮ８ Ｘ ａｗ −（８）の関係
があり、上記αＮは経験的にめられる。
パックダートノーイアスＶｌｌＧ＝ＶｉＮ によって得
られるので、 ＶＴＨ＝ Ａ 十に〒２％ｌ ＋ ｌＶｔ５ｌ） ＝１
５）となる。ＮチャネルトランジスタＮ ｌ ＋ Ｎ２
の（闇値シフト後センサがオンとなったときの値ＶＴＮ
’は、■ＢＧ＝■εＮによって得られるので、ＶＴＮ’
＝ Ａ ＋ Ｂ（１２１１ｚｌ ＋ ＩＶＩＮＩ）
−（６）となる。そして、上記閾値ＶＴＮとＶＴＮ’と
の間のシフト厄が前記閾値シフト量ΔＶＴＮを打ち消す
ためには 一ΔＶＴＮ：ＶＴＮ’−ＶＴＮ ＝Ａ而面晶−Ａ；面狩・・・（７） が成立する８蚤がある。ここで、ΔＶＴＮをたとえは一
〇、３ｖに設定した場合、ＶＩＮあるいはＶＩＮのいず
れか一方を設定（たとえばＶＩＮ＝ＯＶ＝Ｖｌｌｌ＋す
れば他方の値をめることができる。一方、センサ用のＮ
チャネルトランジスタＮＢの閾１直シフト量ΔＶＴＮ８
と被制御用のＮチャネルトランジスタＮ Ｉ ＋ Ｎ
！の閾値シフ）ＭΔＶＴＮとの間には ΔＶＴＮ ””ΔＶＴＮ８ Ｘ ａｗ −（８）の関係
があり、上記αＮは経験的にめられる。
ここで、外的原因による閾値シフｉｔは、初期状態でオ
フ状態にあるセンサ用トランジスタよシも動作状態にお
る被制御用トランジスタの方が大きく、上式（９）のα
Ｎは〉１と考えてよい。
フ状態にあるセンサ用トランジスタよシも動作状態にお
る被制御用トランジスタの方が大きく、上式（９）のα
Ｎは〉１と考えてよい。
また、前述したようにセンサ用のＮチャネルトランジス
タＮ、に与えられるダートバイアス（ＹＯＮ−ＶｚＮ）
としては、上記トランジスタＮ８の閾値がＶＴＮ［＋か
らΔＶＴＮ８シフトしたときに上） 記トラ″″″夕８
・が”′となるように予め選定されておシ、次式 ％式％ が成立する。上式〇〇に両式（９）を代入してΔ■丁Ｎ ＶａＮ＝ＶｒＮｓ＋−十ＶＥＮ ＝Ｊ］）αＮ となる。また、ＡｉＪ式（７）よシ １■訃１＝去（メ１郡叩石不−ｂ−ΔＶＴ、）２−１２
φｆ１ ・・・（２）であり、ここでＶεＮを負電位と
し、上式（２）に両式（３）を代入すると ＋１２φ月 ・・・α１ となり、上式（２）を両式Ｑυに代入してが得られる。
タＮ、に与えられるダートバイアス（ＹＯＮ−ＶｚＮ）
としては、上記トランジスタＮ８の閾値がＶＴＮ［＋か
らΔＶＴＮ８シフトしたときに上） 記トラ″″″夕８
・が”′となるように予め選定されておシ、次式 ％式％ が成立する。上式〇〇に両式（９）を代入してΔ■丁Ｎ ＶａＮ＝ＶｒＮｓ＋−十ＶＥＮ ＝Ｊ］）αＮ となる。また、ＡｉＪ式（７）よシ １■訃１＝去（メ１郡叩石不−ｂ−ΔＶＴ、）２−１２
φｆ１ ・・・（２）であり、ここでＶεＮを負電位と
し、上式（２）に両式（３）を代入すると ＋１２φ月 ・・・α１ となり、上式（２）を両式Ｑυに代入してが得られる。
ここで、説明の簡単化のために、ＶｔＮａ＝０．８ｙ＋
ΔｖＴＮ＝−〇、３ｖ、αＮ ＝ １．２として、パッ
クダートバイアスの増分（ＶｘＮ−ＶＩＮ）＝−５ｖで
被制御用のＮチャネルトランジスタＮＩ＋Ｎ！の闇値電
圧を０．３ｖ増加させることが可能であると仮定し、初
期のパックゲートバイアスＶｒＮ＝Ｖｓｇ＝Ｏｖとする
と、ＶｚＨ＝ ５ｖであシ、両式０υよシとなる。即ち
、ｖＴＮＢとαＮの決まっていてΔＶＴＮの閾値シフト
が生じた時点でそのシフトを補正するようにＮチャネル
閾値補正回路３２を設計する場合には、そのＶＭＮとし
て一５ｖを与え、ＹＯＮとして−４，４５ｖを与えれは
よいことになる。
ΔｖＴＮ＝−〇、３ｖ、αＮ ＝ １．２として、パッ
クダートバイアスの増分（ＶｘＮ−ＶＩＮ）＝−５ｖで
被制御用のＮチャネルトランジスタＮＩ＋Ｎ！の闇値電
圧を０．３ｖ増加させることが可能であると仮定し、初
期のパックゲートバイアスＶｒＮ＝Ｖｓｇ＝Ｏｖとする
と、ＶｚＨ＝ ５ｖであシ、両式０υよシとなる。即ち
、ｖＴＮＢとαＮの決まっていてΔＶＴＮの閾値シフト
が生じた時点でそのシフトを補正するようにＮチャネル
閾値補正回路３２を設計する場合には、そのＶＭＮとし
て一５ｖを与え、ＹＯＮとして−４，４５ｖを与えれは
よいことになる。
一方、ＰチャネルトランジスタＰ１＋Ｐ１においても、
そのパックダートバイアスＶＩ Ｐ ｒ ｖＫＰにおけ
る閾値ＶＴＰ、Ｖ↑Ｐ′間のシフト値がΔＶＴＰをを打
ち消すためには 一ΔＶＴＰ”’ ｖｔｐ’ ＶＴＰ ＝−１／Ｂ（＋２φｆｌ ＋ＩＶｇｐｌ ） ＋ ｍマ
ｒｐｌ） ・・・＜１が成立する８些があシ、 Δ■、ｒＰ＝ΔＶＴＰＢ Ｘ αＰ ”’ ”ΔＶｔｐ 、’−Ｉ ＶＴ ｐ ｓ ＝ −−（１７）αＰ の関係がある。センサ用のＰチャネルトランジスタＰ６
のダートバイアス（ＶＧＰ −Ｖｌｐ ）としては、上
記トランジスタＰｓの閾値がΔＶＴＰＢシフトしたとき
に上記トランジスタＰｓがオフとなるように予め選定さ
れておシ、 ＶＯＰ−ＶＩＰ ＝ ＶＴＰ８＋ΔＶｔｐｓ −１ａｅ
が成立する。上式〇〇に両式αカを代入してΔｖｔｐ Ｖｏｐ ＝ Ｖｔｐｓ ＋−＋Ｖｒｐ −（１１αＰ となる。ここで、ＶＩＰを正酸・位とすれば、前式αυ
、（３）よシ ー１２φｆ１ ・・・翰 となシ、上式−を両式（至）に代入してΔＶＴＰ ＶＧＰ”ＶＴＰＢ＋□ αＰ −１２φｆ１ ・・・９１） が得られる。ここで、説明の簡単化のために、Ｖｒｐａ
＝−０，８ｖ ＋ΔＶＴＰ ＝−０，３ｖ 、αｐ＝１
．０として、パックダートバイアスの増分（Ｖｇｐ −
ＶＩｐ ）＝−１ｖで被制御用のＰチャネルトランジス
タＰ、Ｉ ＋ Ｐ Ｒの闇値電圧を０．３ｖ増加（絶対
値は減少）させることが可能であると仮定し、補正時の
バ、りｒ−トバイアスＶＩＰ ＝ＶＤＤ ＝ ５ ｖ
とすると、Ｖ！ｐ＝６ｖでらシ、両式（至）よシ となる。
そのパックダートバイアスＶＩ Ｐ ｒ ｖＫＰにおけ
る閾値ＶＴＰ、Ｖ↑Ｐ′間のシフト値がΔＶＴＰをを打
ち消すためには 一ΔＶＴＰ”’ ｖｔｐ’ ＶＴＰ ＝−１／Ｂ（＋２φｆｌ ＋ＩＶｇｐｌ ） ＋ ｍマ
ｒｐｌ） ・・・＜１が成立する８些があシ、 Δ■、ｒＰ＝ΔＶＴＰＢ Ｘ αＰ ”’ ”ΔＶｔｐ 、’−Ｉ ＶＴ ｐ ｓ ＝ −−（１７）αＰ の関係がある。センサ用のＰチャネルトランジスタＰ６
のダートバイアス（ＶＧＰ −Ｖｌｐ ）としては、上
記トランジスタＰｓの閾値がΔＶＴＰＢシフトしたとき
に上記トランジスタＰｓがオフとなるように予め選定さ
れておシ、 ＶＯＰ−ＶＩＰ ＝ ＶＴＰ８＋ΔＶｔｐｓ −１ａｅ
が成立する。上式〇〇に両式αカを代入してΔｖｔｐ Ｖｏｐ ＝ Ｖｔｐｓ ＋−＋Ｖｒｐ −（１１αＰ となる。ここで、ＶＩＰを正酸・位とすれば、前式αυ
、（３）よシ ー１２φｆ１ ・・・翰 となシ、上式−を両式（至）に代入してΔＶＴＰ ＶＧＰ”ＶＴＰＢ＋□ αＰ −１２φｆ１ ・・・９１） が得られる。ここで、説明の簡単化のために、Ｖｒｐａ
＝−０，８ｖ ＋ΔＶＴＰ ＝−０，３ｖ 、αｐ＝１
．０として、パックダートバイアスの増分（Ｖｇｐ −
ＶＩｐ ）＝−１ｖで被制御用のＰチャネルトランジス
タＰ、Ｉ ＋ Ｐ Ｒの闇値電圧を０．３ｖ増加（絶対
値は減少）させることが可能であると仮定し、補正時の
バ、りｒ−トバイアスＶＩＰ ＝ＶＤＤ ＝ ５ ｖ
とすると、Ｖ！ｐ＝６ｖでらシ、両式（至）よシ となる。
なお、上記各実施例では、被制御トランジスタがＣＭＯ
Ｓインバータ回路であったが、これに限らず他のＣＭＯ
３回路であってもよく、またセンサ用トランジスタとし
てＮチャネルまたはＰチャネルの１個のトランジスタを
用いたが、これに限らずＣＭＯ８構成のセンサ用トラン
ジスタを用いてもよい。即ち、第４図に示す閾値補正回
路４ノは、それぞれセンサ用のＰチャネルトランジスタ
Ｐ８とＮチャネルトランジスタＮ８とがＶ、電圧像とＶ
ｇ［庄原との間に直列に接続され、上記Ｐチャネルトラ
ンジスタＰ８の基板はｖＩ電圧源に、そのｆ−トはｖａ
ｐ電圧源に接続され、上記ＮチャネルトランジスタＮｓ
の基板はｖＥ電圧源に、そのダートはＶａＮｔ圧源に庄
原されている。初期状態においては、上記Ｐチャネルト
ランジスタＰＢはオン、ＮチャネルトランジスタＮ、は
オフでアリ、何らかの外的原因によシそれぞれの閾値電
圧ｖＴＰ ＋ ■ＴＮが負側へ所定量シフトしたときに
上記ＮチャネルトランジスタＮ８がオ／になったのちＰ
チャネルトランクスタＰ８がオフになるようにそれぞれ
のダートバイアス（Ｖｏｐ−Ｖｒ ） ｒ （Ｙｏｕ
Ｖｚ ）が設足されている。
Ｓインバータ回路であったが、これに限らず他のＣＭＯ
３回路であってもよく、またセンサ用トランジスタとし
てＮチャネルまたはＰチャネルの１個のトランジスタを
用いたが、これに限らずＣＭＯ８構成のセンサ用トラン
ジスタを用いてもよい。即ち、第４図に示す閾値補正回
路４ノは、それぞれセンサ用のＰチャネルトランジスタ
Ｐ８とＮチャネルトランジスタＮ８とがＶ、電圧像とＶ
ｇ［庄原との間に直列に接続され、上記Ｐチャネルトラ
ンジスタＰ８の基板はｖＩ電圧源に、そのｆ−トはｖａ
ｐ電圧源に接続され、上記ＮチャネルトランジスタＮｓ
の基板はｖＥ電圧源に、そのダートはＶａＮｔ圧源に庄
原されている。初期状態においては、上記Ｐチャネルト
ランジスタＰＢはオン、ＮチャネルトランジスタＮ、は
オフでアリ、何らかの外的原因によシそれぞれの閾値電
圧ｖＴＰ ＋ ■ＴＮが負側へ所定量シフトしたときに
上記ＮチャネルトランジスタＮ８がオ／になったのちＰ
チャネルトランクスタＰ８がオフになるようにそれぞれ
のダートバイアス（Ｖｏｐ−Ｖｒ ） ｒ （Ｙｏｕ
Ｖｚ ）が設足されている。
したがりて、被制御用のＮチャネルトランジスタＮ、は
、初期状態ではパックダートバイアスとしてＶ、が与え
られており、その閾値のシフト後にパックダートバイア
スとしてＶＺが与えられるのでその閾値が初期値に戻る
ように補正される。
、初期状態ではパックダートバイアスとしてＶ、が与え
られており、その閾値のシフト後にパックダートバイア
スとしてＶＺが与えられるのでその閾値が初期値に戻る
ように補正される。
この場合、センサ用のＰチャネルトランジスタＰ８．Ｎ
チャネルトランジスタＮＢそれぞれのオン抵抗やオフ、
オンのタイミングの最適化を図って、補正動作の充分な
マーノンを確保することが望ましい。
チャネルトランジスタＮＢそれぞれのオン抵抗やオフ、
オンのタイミングの最適化を図って、補正動作の充分な
マーノンを確保することが望ましい。
また、前ｍｌ各実施例は、閾値補正回路と被制御回路（
ＣＭＯＳインバータｒ、、１２ など）を同一のＬＳＩ
チッグ上に設けたが、これらを別チップに設けてもよく
、閾値補正回路を複数のＬＳＩで共用化するように独立
した半導体装置として設けるようにしてもよい。
ＣＭＯＳインバータｒ、、１２ など）を同一のＬＳＩ
チッグ上に設けたが、これらを別チップに設けてもよく
、閾値補正回路を複数のＬＳＩで共用化するように独立
した半導体装置として設けるようにしてもよい。
第５図は本発明の他の実施例に係るＬＳＩの一部を示し
ておｐ、ｃＭｏｓインバータ（、／のＮチャネルトラン
ジスタ肖の閾値ＶＴＮを補正するだめにそのバックゲー
トバイアスを切換供給する閾値補正回路５１を設けたも
のである。この閾値補正回路５１は、センサ用のＮチャ
ネルトランジスタＮ８のソースおよび基板がＶＩＮ電圧
源に接続され、そのダートがＶＧＮ ｉ電圧像に接続さ
れ、そのドレイン（出力ノードＳａ ）が抵抗Ｒ３を介
してＶＩｅＮ電圧源に接続されてなる。そして、上記出
力ノードＳ６が前記ＣＭＯＳインバータ（、／のＮチャ
ネルトランジスタＮ１の基板に接続されている。
ておｐ、ｃＭｏｓインバータ（、／のＮチャネルトラン
ジスタ肖の閾値ＶＴＮを補正するだめにそのバックゲー
トバイアスを切換供給する閾値補正回路５１を設けたも
のである。この閾値補正回路５１は、センサ用のＮチャ
ネルトランジスタＮ８のソースおよび基板がＶＩＮ電圧
源に接続され、そのダートがＶＧＮ ｉ電圧像に接続さ
れ、そのドレイン（出力ノードＳａ ）が抵抗Ｒ３を介
してＶＩｅＮ電圧源に接続されてなる。そして、上記出
力ノードＳ６が前記ＣＭＯＳインバータ（、／のＮチャ
ネルトランジスタＮ１の基板に接続されている。
次に、上記ＬＳＩ回路の動作を説明する。ＬＳＩの高集
積化に伴なうトランジスタの微細化により、チャネルホ
ットエレクトロン効果によ、９Ｎチャネルトランジスタ
Ｎｌ、Ｎ、の閾値がＬＳＩ使用中に正側にシフトする場
合を考える。センサ用のＮチャネルトランジスタＮ８は
、初期状態ではオンでアシ、被制御用の°ＮＮチャネル
トランジスタＮ、閾値が所定量（Δｖｔｓ ）以上シフ
トしたときにオフになるように、そのダート・ぐイアス
（ＶＧＮ −ＶＩＮ ）が選定されている。
積化に伴なうトランジスタの微細化により、チャネルホ
ットエレクトロン効果によ、９Ｎチャネルトランジスタ
Ｎｌ、Ｎ、の閾値がＬＳＩ使用中に正側にシフトする場
合を考える。センサ用のＮチャネルトランジスタＮ８は
、初期状態ではオンでアシ、被制御用の°ＮＮチャネル
トランジスタＮ、閾値が所定量（Δｖｔｓ ）以上シフ
トしたときにオフになるように、そのダート・ぐイアス
（ＶＧＮ −ＶＩＮ ）が選定されている。
したがって、初期状態においては、センサ用のＮチャネ
ルトラン・ラスタＮａ１ｄオン、被制御用のＮチャネル
トランジスタＮ１はパックダートバイアスとしてＶＩＮ
電圧が印加されることによってその閾値は初期値ＶＴＨ
になっている。これに対して、前記各トランジスタの閾
値がシフトしたとき、センサ用のＮチャネルトランジス
タＮ８はオフになシ、被制御用のＮチャネルトランジス
タ肖はバックゲートバイアスとしてそれまでよシ高いｖ
ｇｓ電圧が印加されることによってその閾値はシフト後
の値ＶＴＮ＋ΔＶＴＮから低くなって初期値ＶＴＮに戻
るように補正される。この場合、センサ用のトランジス
タがオフとなったときの被制御用のトランジスタＮｌの
闇値をＶＴＮ’として閾値ＶＴＮ ＊ ｖＴＮ’間のシ
フト量が前記閾値シフト量ΔｖＴＮを打ち消すためには
、−ΔＶＴｓ＝ＶＴｓ’ ＶＴＮ ・・・（２） が成立する８蛍が少る。また、センサ用のＮチャネルト
ランジスタＮａのグートノ々イアス（ＶＧＮ ＶｓＮ）
１ユ、上６己トランジスタＮ８のＦｉｋＪ１直力；初
期値ＶＴＮＢからΔ■丁ＮＢシフトしたときに上記トラ
ンジスタＮ８かオフになるように予め選定嘔れており、
次式 ％式％ が成立する。したがって、両式翰より １ＶＩＮ＋＝−！（Ｂ（１２耳謳謡−’Ｖｔ＊）２−１
２φｆｌ ・（Ｉでおり、ＶＩＮを負電位とし、上式（
ハ）および削成（３）を両式羨に代入して ＶＯＮ＝ＶＴＮＩＩ＋ΔＶＴＮａ −ＶＩＮ”ＶＴＮＩ
Ｉ＋ΔＶＴＮａ ＋１２φｆ１ ・・・（ハ） が得られる。
ルトラン・ラスタＮａ１ｄオン、被制御用のＮチャネル
トランジスタＮ１はパックダートバイアスとしてＶＩＮ
電圧が印加されることによってその閾値は初期値ＶＴＨ
になっている。これに対して、前記各トランジスタの閾
値がシフトしたとき、センサ用のＮチャネルトランジス
タＮ８はオフになシ、被制御用のＮチャネルトランジス
タ肖はバックゲートバイアスとしてそれまでよシ高いｖ
ｇｓ電圧が印加されることによってその閾値はシフト後
の値ＶＴＮ＋ΔＶＴＮから低くなって初期値ＶＴＮに戻
るように補正される。この場合、センサ用のトランジス
タがオフとなったときの被制御用のトランジスタＮｌの
闇値をＶＴＮ’として閾値ＶＴＮ ＊ ｖＴＮ’間のシ
フト量が前記閾値シフト量ΔｖＴＮを打ち消すためには
、−ΔＶＴｓ＝ＶＴｓ’ ＶＴＮ ・・・（２） が成立する８蛍が少る。また、センサ用のＮチャネルト
ランジスタＮａのグートノ々イアス（ＶＧＮ ＶｓＮ）
１ユ、上６己トランジスタＮ８のＦｉｋＪ１直力；初
期値ＶＴＮＢからΔ■丁ＮＢシフトしたときに上記トラ
ンジスタＮ８かオフになるように予め選定嘔れており、
次式 ％式％ が成立する。したがって、両式翰より １ＶＩＮ＋＝−！（Ｂ（１２耳謳謡−’Ｖｔ＊）２−１
２φｆｌ ・（Ｉでおり、ＶＩＮを負電位とし、上式（
ハ）および削成（３）を両式羨に代入して ＶＯＮ＝ＶＴＮＩＩ＋ΔＶＴＮａ −ＶＩＮ”ＶＴＮＩ
Ｉ＋ΔＶＴＮａ ＋１２φｆ１ ・・・（ハ） が得られる。
ここで、説明の簡単化のためにＮ ＶＴＮｌｌ＝０．８
Ｖ 。
Ｖ 。
ΔＶＴＮ＝０．３ ｖ 、αＮ＝１．０として、バック
ダートバイアスの増分（Ｖｔ５−ＶｒＮ） ＝ ５ｖで
被制御用のＮチャネルトランジスタＮ１の閾１直を０．
３ｖ減少させることが可能であると仮定し、補正時のパ
ックダートバイアスＶｚｓ＝Ｖａｓ＝Ｏｖとすると、Ｖ
ＩＮ＝−５Ｖであシ、両式翰よシ となる。
ダートバイアスの増分（Ｖｔ５−ＶｒＮ） ＝ ５ｖで
被制御用のＮチャネルトランジスタＮ１の閾１直を０．
３ｖ減少させることが可能であると仮定し、補正時のパ
ックダートバイアスＶｚｓ＝Ｖａｓ＝Ｏｖとすると、Ｖ
ＩＮ＝−５Ｖであシ、両式翰よシ となる。
上述したように本発明のＭＯＳ ） 、’ンジスタ閾僅
の自動補正装置によれは、ＭＯＳトランジスタが設けら
れた半導体集積回路の使用中における外的原因によるあ
るいは高集積化に際しての微細化に伴なうＭＯＳトラン
ジスタの閾値のシフトを自動的に補正することができる
。したがって、上記シフ）Ｋ起因する回路性能の劣化を
防止でき、半導体集積回路の使用可能時間を大幅に伸ば
すことができる。しかも、本発明装置は、従来の設計、
製造技術を用いて容易に実現可能であシ、１個の閾値補
正回路で１個乃至複数個の被制御ＭＯ８）ランジスタの
ノ々ツクｆｆ−）バイアスを制御して闇値補正が可能で
あるので、構成が簡易でラシ、ノリーン面積の増加分も
少なくて済むなどの利点もある。
の自動補正装置によれは、ＭＯＳトランジスタが設けら
れた半導体集積回路の使用中における外的原因によるあ
るいは高集積化に際しての微細化に伴なうＭＯＳトラン
ジスタの閾値のシフトを自動的に補正することができる
。したがって、上記シフ）Ｋ起因する回路性能の劣化を
防止でき、半導体集積回路の使用可能時間を大幅に伸ば
すことができる。しかも、本発明装置は、従来の設計、
製造技術を用いて容易に実現可能であシ、１個の閾値補
正回路で１個乃至複数個の被制御ＭＯ８）ランジスタの
ノ々ツクｆｆ−）バイアスを制御して闇値補正が可能で
あるので、構成が簡易でラシ、ノリーン面積の増加分も
少なくて済むなどの利点もある。
第１図および第２図はそれぞれ従来のＮチャネルＭＯＳ
−ＦＥＴおよびＰチャネルＭＯ８−ＦＥＴの構造を示す
断面図、第３図は本発明に係るＭＯＳ ）、ランソスタ
閾値の自動補正装置の一実施例を示す回路図、第４図お
よび第す図はそれぞれ本発明の他の実施例を示す回路図
である。 Ｎｌ ｒ Ｎ２ ＋ Ｐｌ ｒ Ｐ ２・・・被制御用
トランジスタ、Ｎ８１ ＰＲ・・・センサ用トランジス
タ、ＶＩＮ ＋ ＶＩＮ ｒ ＶＧＮ ＋ ＶＩＰ ＋
ｖｇｐ ｌ ＶＧＰ ＋ ■Ｉ ＋Ｖ、 ・・・電圧
源、■＋ ＋ ■３ ＋ Ｉ％ ・” ＣＭＯＳインバ
ータ。 出願人代理人 弁理士 鈴 江 武 彦？ｌ’；１ 図 第２図 第３図
−ＦＥＴおよびＰチャネルＭＯ８−ＦＥＴの構造を示す
断面図、第３図は本発明に係るＭＯＳ ）、ランソスタ
閾値の自動補正装置の一実施例を示す回路図、第４図お
よび第す図はそれぞれ本発明の他の実施例を示す回路図
である。 Ｎｌ ｒ Ｎ２ ＋ Ｐｌ ｒ Ｐ ２・・・被制御用
トランジスタ、Ｎ８１ ＰＲ・・・センサ用トランジス
タ、ＶＩＮ ＋ ＶＩＮ ｒ ＶＧＮ ＋ ＶＩＰ ＋
ｖｇｐ ｌ ＶＧＰ ＋ ■Ｉ ＋Ｖ、 ・・・電圧
源、■＋ ＋ ■３ ＋ Ｉ％ ・” ＣＭＯＳインバ
ータ。 出願人代理人 弁理士 鈴 江 武 彦？ｌ’；１ 図 第２図 第３図
Claims (4)
- （１）被制御用ＭＯ８）ランジスタと同一半導体チップ
上あるいは別チッグ上に設けられ、ソース・基板相互が
接続された第１のセンサ用ＭＯＳトランジスタと、この
第１のセンサ用ＭＯ８）ランジスタに所定量の閾値シフ
トが生じたときに導通状態から非導通状態にもしくはそ
の逆に反転させる実効的ダートバイアスを与えるゲート
電圧源およびソース電圧源と、上記第１のセンサ用ＭＯ
８）ランジスタのドレインに抵抗もしくはソース・基板
相互が接続された第２のセンサ用ＭＯ８） ２ンジスタ
を介して接続される所定の電圧源と、上記第１のセンナ
用ＭＯ３）ランジスタのドレイン電位を前記被制御用Ｍ
Ｏ８）ランジスタの基板に供給する配線とを具備するこ
とを％畝とするＭＯＳ ）ランジスタ闇値の自動補正装
：置。 - （２）前記第２のセンサ用ＭＯ８）ランジスタは、第１
のセンサ用ＭＯ８）ランノスタと１異なる導電型であシ
、その導通状態が第１のセンサ用ＭＯＳトランジスタと
は逆状態となるように実効的ダートバイアスが与えられ
てなることを特徴とする特許 ランジスタ閾値の自動補正装置。 - （３）前記第１のセンサ用ＭＯＳ ｝ランジスタは、被
制御用ＭＯ８ ｝ランジスタと同一導電型であることを
特徴とする前記特許請求の範囲第１項記載のＭＯＳ ｝
ランジスタ閾値の自動補正装置。 - （４）被制御用ＭＯＳ ｝ランジスタはＣＭＯＳ回路に
おけるＰチャネルトランジスタおよびＮチャネルトラン
ジスタでめシ、この２種類のトランジスタそれぞれに対
応して前記第１のセンナ用ＭＯＳ ｝ランジスタを設け
てなることを特徴とする前記特許請求の範囲第１項記載
のＭＯＳ ｝ランジスタ閾値の自動補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085654A JPS60229363A (ja) | 1984-04-27 | 1984-04-27 | Ｍｏｓトランジスタ閾値の自動補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085654A JPS60229363A (ja) | 1984-04-27 | 1984-04-27 | Ｍｏｓトランジスタ閾値の自動補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229363A true JPS60229363A (ja) | 1985-11-14 |
Family
ID=13864809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085654A Pending JPS60229363A (ja) | 1984-04-27 | 1984-04-27 | Ｍｏｓトランジスタ閾値の自動補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675599A3 (en) * | 1994-03-30 | 1997-04-23 | Nec Corp | Integrated semiconductor circuit. |
| US5874851A (en) * | 1995-12-27 | 1999-02-23 | Fujitsu Limited | Semiconductor integrated circuit having controllable threshold level |
-
1984
- 1984-04-27 JP JP59085654A patent/JPS60229363A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675599A3 (en) * | 1994-03-30 | 1997-04-23 | Nec Corp | Integrated semiconductor circuit. |
| US5874851A (en) * | 1995-12-27 | 1999-02-23 | Fujitsu Limited | Semiconductor integrated circuit having controllable threshold level |
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