JPS60230716A - 電子スイツチ - Google Patents
電子スイツチInfo
- Publication number
- JPS60230716A JPS60230716A JP60076316A JP7631685A JPS60230716A JP S60230716 A JPS60230716 A JP S60230716A JP 60076316 A JP60076316 A JP 60076316A JP 7631685 A JP7631685 A JP 7631685A JP S60230716 A JPS60230716 A JP S60230716A
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- JP
- Japan
- Prior art keywords
- zone
- electronic switch
- terminal
- igfet
- threshold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0406—Modifications for accelerating switching in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
- Thyristor Switches And Gates (AREA)
- Thyristors (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Air Bags (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交互の導電型の４つのゾーンを持つサイリス
クを備え、そのサイリスタのカソード側には第１のＩＧ
ＦＥＴが直列接続されている電子スイッチに関する。
クを備え、そのサイリスタのカソード側には第１のＩＧ
ＦＥＴが直列接続されている電子スイッチに関する。
か＼るスイッチは、例えば１９８２年に発行された雑誌
「ソリッド ステート エレクトロニクスＪ ｊ（５ｏ
ｌｉｄ ５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ） Ｊ
第！２５巻、第５号の第３４５〜３５３頁、特に第３
図に開示されている。これにおいては、サイリスクはア
ースに接続されたゲート電極を備えた特殊な電界制御さ
れるサイリスタである。この電子スイッチの遮断のため
にＩＧＦＥＴが阻止される。このときサイリスタに蓄積
されていたキャリアによって生じろ電流がゲート電極を
通してアースへ流れる。
「ソリッド ステート エレクトロニクスＪ ｊ（５ｏ
ｌｉｄ ５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ） Ｊ
第！２５巻、第５号の第３４５〜３５３頁、特に第３
図に開示されている。これにおいては、サイリスクはア
ースに接続されたゲート電極を備えた特殊な電界制御さ
れるサイリスタである。この電子スイッチの遮断のため
にＩＧＦＥＴが阻止される。このときサイリスタに蓄積
されていたキャリアによって生じろ電流がゲート電極を
通してアースへ流れる。
上記の電子スイッチの欠点は、ＩＧＦＥＴの遮断後にさ
らにアノード側エミッタゾーンとアノード側ゾースゾー
ンとの間におけるｐｎ接合が順バイアスされている間は
キャリアがアノード側エミッタゾーンからサイリスタの
内部ゾーンへ流れるという点にある。したがって、取り
のけるべきキャリア量が高められる。ターンオフ時間は
それに応じて長くなり、遮断が遅れる。
らにアノード側エミッタゾーンとアノード側ゾースゾー
ンとの間におけるｐｎ接合が順バイアスされている間は
キャリアがアノード側エミッタゾーンからサイリスタの
内部ゾーンへ流れるという点にある。したがって、取り
のけるべきキャリア量が高められる。ターンオフ時間は
それに応じて長くなり、遮断が遅れる。
本発明は、上述の如き種類の電子スイッチにおいて著し
く高速の遮断を可能にすることを目的とする。
く高速の遮断を可能にすることを目的とする。
上記目的は、本発明によれば、次の（ａ）〜（ｇ）の如
く構成することによって達成される。即ち、（ａ） 前
記サイリスタのアノード側に第２のＩＧＦＥＴが接続さ
れていること、 Φ）第２のＩＧＦＥＴは外方のアノード側ゾーンと電子
スイッチの第１の端子との間に接続されていること、 （Ｃ） 第１のＩＧＦＥＴは外方のカソード側ゾーンと
電子スイッチの第２の端子との間に接続されていること
、 （ｄ） 内方のアノード側ゾーンおよびカソード側ゾー
ンはそれぞれ１つの端子を備えていること、（ｅ） 内
方のアノード側ゾーンの端子と電子スイッチの第１の端
子との間には第１の閾値素子が接続されていること、 （ｆ＞ 内方のカソード側ゾーンの端子と電子スイッチ
の第２の端子との間には第２の閾値素子が接続されてい
ること、 （ｇ） 第１の閾値素子は、第２のＩＧＦＥＴの導通イ
ンピーダンスを加えた両アノード側ゾーン間ｐｎ接合の
閾値電圧よりも高い閾値電圧を有し、第２の閾値素子は
、第１のＩＧＦＥＴの導通インピーダンスを加えた両カ
ソード側ゾーン間ｐｎ接合の閾値電圧よりも高い閾値電
圧を有すること。
く構成することによって達成される。即ち、（ａ） 前
記サイリスタのアノード側に第２のＩＧＦＥＴが接続さ
れていること、 Φ）第２のＩＧＦＥＴは外方のアノード側ゾーンと電子
スイッチの第１の端子との間に接続されていること、 （Ｃ） 第１のＩＧＦＥＴは外方のカソード側ゾーンと
電子スイッチの第２の端子との間に接続されていること
、 （ｄ） 内方のアノード側ゾーンおよびカソード側ゾー
ンはそれぞれ１つの端子を備えていること、（ｅ） 内
方のアノード側ゾーンの端子と電子スイッチの第１の端
子との間には第１の閾値素子が接続されていること、 （ｆ＞ 内方のカソード側ゾーンの端子と電子スイッチ
の第２の端子との間には第２の閾値素子が接続されてい
ること、 （ｇ） 第１の閾値素子は、第２のＩＧＦＥＴの導通イ
ンピーダンスを加えた両アノード側ゾーン間ｐｎ接合の
閾値電圧よりも高い閾値電圧を有し、第２の閾値素子は
、第１のＩＧＦＥＴの導通インピーダンスを加えた両カ
ソード側ゾーン間ｐｎ接合の閾値電圧よりも高い閾値電
圧を有すること。
以下、図面の第１図および第２図を参照しながら本発明
をさらに実施例について詳細に説明する。
をさらに実施例について詳細に説明する。
第１図による電子スイッチは交互の導電型の４つのゾー
ンを持つサイリスタ１を備えている。ゾーン順序はカソ
ード端子Ｋからアノード端子Ａに向けｎｐｎｐである。
ンを持つサイリスタ１を備えている。ゾーン順序はカソ
ード端子Ｋからアノード端子Ａに向けｎｐｎｐである。
アノード端子Ａには第２のＩＧＦＥＴ２のソース・ドレ
イン区間が接続され、カソード端子Ｋには第１のＩＧＦ
ＥＴ３のソース・ドレイン区間が接続されている。サイ
リスクに接続されていない方のＩＧＦＥＴ２．３の端子
はそれぞれ電子スイッチの第１の端子４および第２の端
子５に接続されている。これらの端子に対してＩＧＦＥ
Ｔがサイリスタに直列接続されている。
イン区間が接続され、カソード端子Ｋには第１のＩＧＦ
ＥＴ３のソース・ドレイン区間が接続されている。サイ
リスクに接続されていない方のＩＧＦＥＴ２．３の端子
はそれぞれ電子スイッチの第１の端子４および第２の端
子５に接続されている。これらの端子に対してＩＧＦＥ
Ｔがサイリスタに直列接続されている。
サイリスタ１は内方のアノード側ゾーン６、外方のアノ
ード側ゾーン７、内方のカソード側ゾーン８、外方のカ
ソード側ゾーン９を有する。内方のゾーン６および８は
それぞれ端子を有する。ゾーン８におけるゲート端子は
サイリスタにおいては一般に普通である。ゾーン６の端
子は容易に例えばゾーン７に設けられた切欠きによって
作ることができる。ゾーン６と第１の端子４との間には
第１の閾値素子１０が接続されている。ゾーン８と第２
の端子５との間には第２の閾値素子１１が接続されてい
る。これらの閾値素子は、ＩＧＦ’ＥＴ２もしくは３０
オン電圧を加えたゾーン６．７間もしくはゾーン８，９
間のｐｎ接合の閾値電圧よりも高い閾値素子を有する。
ード側ゾーン７、内方のカソード側ゾーン８、外方のカ
ソード側ゾーン９を有する。内方のゾーン６および８は
それぞれ端子を有する。ゾーン８におけるゲート端子は
サイリスタにおいては一般に普通である。ゾーン６の端
子は容易に例えばゾーン７に設けられた切欠きによって
作ることができる。ゾーン６と第１の端子４との間には
第１の閾値素子１０が接続されている。ゾーン８と第２
の端子５との間には第２の閾値素子１１が接続されてい
る。これらの閾値素子は、ＩＧＦ’ＥＴ２もしくは３０
オン電圧を加えたゾーン６．７間もしくはゾーン８，９
間のｐｎ接合の閾値電圧よりも高い閾値素子を有する。
閾値素子１０．１１は、例えば複数の直列接続されたダ
イオードまたは１つのツェナーダイオード１２．１３か
らなる。
イオードまたは１つのツェナーダイオード１２．１３か
らなる。
ダイオードは印加電圧子ＵＢに対して順方向に接続され
ている。ツェナーダイオード１２．１３は上記の印加電
圧によってブレークオーバ方向にて応答する。
ている。ツェナーダイオード１２．１３は上記の印加電
圧によってブレークオーバ方向にて応答する。
ＩＧＦＥＴ２．３のオンによってサイリスクは電圧＋Ｕ
Ｂを印加される。ＩＧＦＥＴは例えばトランス１４．１
５によって制御される。ＩＧＦＥＴは、例えば雑誌「シ
ーメンス コンポーネンツ（Ｓｉｅｍｅｎｓ Ｃｏｍｐ
ｏｎｅｎｔｓ ）、第２０巻（１９８２年）、第１号」
の第８〜１３頁、特に第１図に示されているように、ホ
トカプラまたは圧電カプラによって絶縁制御することも
できる。サイリスタ１はゾーン８，９間のｐｎ接合を順
方向にバイアスすることによって点弧することができる
。これは、例えばスイッチ１６を介してゾーン８．９に
接続される電源１７によって行われる。もちろんサイリ
スタ１の点弧の他の方式も採用できる。例えばゾーン８
が別のＩＧＦＥＴｌｇのソース・ドレイン区間を介して
端子４に接続するよう姥してもよい。ＩＧＦＥＴ１８は
スイッチ２０によって制御され、このスイッチ２０によ
って電源１９の電圧がゲート電極およびソース電極に印
加される。
Ｂを印加される。ＩＧＦＥＴは例えばトランス１４．１
５によって制御される。ＩＧＦＥＴは、例えば雑誌「シ
ーメンス コンポーネンツ（Ｓｉｅｍｅｎｓ Ｃｏｍｐ
ｏｎｅｎｔｓ ）、第２０巻（１９８２年）、第１号」
の第８〜１３頁、特に第１図に示されているように、ホ
トカプラまたは圧電カプラによって絶縁制御することも
できる。サイリスタ１はゾーン８，９間のｐｎ接合を順
方向にバイアスすることによって点弧することができる
。これは、例えばスイッチ１６を介してゾーン８．９に
接続される電源１７によって行われる。もちろんサイリ
スタ１の点弧の他の方式も採用できる。例えばゾーン８
が別のＩＧＦＥＴｌｇのソース・ドレイン区間を介して
端子４に接続するよう姥してもよい。ＩＧＦＥＴ１８は
スイッチ２０によって制御され、このスイッチ２０によ
って電源１９の電圧がゲート電極およびソース電極に印
加される。
サイリスタ１の導通制御時には電流が端子４からＩＧＦ
ＥＴ２、サイリスタ１およびＩＧＦＥＴ３を介して端子
５に流れる。閾値素子は無電流である。なぜならば、端
子４とゾーン６との間の電゛ 圧降下もしくは端子５と
ゾーン８との間の電圧降下がこれらの閾値素子の閾値電
圧よりも小さいからである。
ＥＴ２、サイリスタ１およびＩＧＦＥＴ３を介して端子
５に流れる。閾値素子は無電流である。なぜならば、端
子４とゾーン６との間の電゛ 圧降下もしくは端子５と
ゾーン８との間の電圧降下がこれらの閾値素子の閾値電
圧よりも小さいからである。
サイリスタ１をオフさせようとするときには、先ずＪＧ
ＦＥＴ２．３がそれ相応の信号によって阻止される。そ
れによりゾーン７および９は電圧子ＵＢから切り離され
る。閾値素子ＩＱ、１１は今や電流を導き、ゾーン６お
よび８に蓄積されたキャリアが直接にこれらのゾーンの
端子にある電圧によって取り除けられる。この場合に、
外方のゾーンは電圧から切り離されているため１ゾーン
７からゾーン６およびゾーン９からゾーン８へは全くキ
ャリアは注入されない。したがって、ＩＧＦＥＴ２およ
び３の阻止の際にゾーン６および８に蓄積されていたの
と同じ量のキャリアだけがサイリスタから取り除けられ
ればよい。つまり、蓄積されるキャリア数は通常のサイ
リスクの遮断時において取り除けるべきキャリアの一部
だけとなる。この部分がどのくらいの大きさかはゾーン
７゜６間もしくはゾーン９．８間のドープ比に依存する
。
ＦＥＴ２．３がそれ相応の信号によって阻止される。そ
れによりゾーン７および９は電圧子ＵＢから切り離され
る。閾値素子ＩＱ、１１は今や電流を導き、ゾーン６お
よび８に蓄積されたキャリアが直接にこれらのゾーンの
端子にある電圧によって取り除けられる。この場合に、
外方のゾーンは電圧から切り離されているため１ゾーン
７からゾーン６およびゾーン９からゾーン８へは全くキ
ャリアは注入されない。したがって、ＩＧＦＥＴ２およ
び３の阻止の際にゾーン６および８に蓄積されていたの
と同じ量のキャリアだけがサイリスタから取り除けられ
ればよい。つまり、蓄積されるキャリア数は通常のサイ
リスクの遮断時において取り除けるべきキャリアの一部
だけとなる。この部分がどのくらいの大きさかはゾーン
７゜６間もしくはゾーン９．８間のドープ比に依存する
。
第１図に示された電子スイッチの発展形態である第２図
の実施例は付加的に２つのコンデンサ２１および２２を
有し、これらはそれぞれ閾値素子１０．１１に並列接続
されている。第２図による電子スイッチの遮断時にこれ
らのコンデンサは閾値素子１０．１１もしくは１２．１
３の閾値電圧まで充電される。サイリスタ１を再び点弧
させようとするときには、両ＩＧＦＥＴ２および３をオ
ンさせればよい。その帰にコンデンサ２１の放電電流が
ゾーン６へ、コンデンサ２２の放電電流がゾーン８へ流
れる。したがって、ゾーン６．８間にある阻止されたｐ
ｎ接合が順方向にバイアスされ、サイリスタは点弧する
ことができる。遮断時には再びＩＧＦＥＴ２および３が
阻止される。
の実施例は付加的に２つのコンデンサ２１および２２を
有し、これらはそれぞれ閾値素子１０．１１に並列接続
されている。第２図による電子スイッチの遮断時にこれ
らのコンデンサは閾値素子１０．１１もしくは１２．１
３の閾値電圧まで充電される。サイリスタ１を再び点弧
させようとするときには、両ＩＧＦＥＴ２および３をオ
ンさせればよい。その帰にコンデンサ２１の放電電流が
ゾーン６へ、コンデンサ２２の放電電流がゾーン８へ流
れる。したがって、ゾーン６．８間にある阻止されたｐ
ｎ接合が順方向にバイアスされ、サイリスタは点弧する
ことができる。遮断時には再びＩＧＦＥＴ２および３が
阻止される。
ＩＧＦＥＴ２および３の暉御には、第１図による電子ス
イッチに記載されているのと同じ手段を使用することが
でとる。しかし、第２図ではサイリスタ１のための絶縁
点弧電源は省略されている。
イッチに記載されているのと同じ手段を使用することが
でとる。しかし、第２図ではサイリスタ１のための絶縁
点弧電源は省略されている。
第１図および第２図は本発明による電子スイッチの互い
に異なる実施例を示す接続図である。 １・・・サイリスク、２，３・・・ＩＧＦＥＴ、４．５
・・・電子スイッチ端子、６・・・内方のアノード側ゾ
ーン、７・・・外方のアノード側ゾーン、８・・・内方
のカソード側ゾーン、９・・・外方のカソード側ゾーン
、１０．１１もしくは１２．１３・・・閾値素子、２１
゜２２・・・コンデンサ。
に異なる実施例を示す接続図である。 １・・・サイリスク、２，３・・・ＩＧＦＥＴ、４．５
・・・電子スイッチ端子、６・・・内方のアノード側ゾ
ーン、７・・・外方のアノード側ゾーン、８・・・内方
のカソード側ゾーン、９・・・外方のカソード側ゾーン
、１０．１１もしくは１２．１３・・・閾値素子、２１
゜２２・・・コンデンサ。
Claims (1)
- 【特許請求の範囲】 １）交互の導電型の４つのゾーンを持つサイリスタを備
え、そのサイリスタのカソード側には第１のＩＧＦＥＴ
が直列接続されている電子スイッチにおいて、 （ａ） 前記サイリスタ（１）のアノード側に第２のＩ
ＧＦＥＴ（２）が接続されていること１ （＋））第２のＩＧＦＥＴ（２）は外方のアノード側ゾ
ーン（７）と電子スイッチの第１の端子（４）との間に
接続されていること、（ｃ）第１のＩＧＦＥＴ（３）は
外方のカソード側ゾーン（９）と電子スイッチ第２の端
子（５）との間に接続されていること、（ｄ） 内方の
アノード側ゾーン（６）およびカソード側ゾーン（８）
はそれぞれ１つの端子を備えていること、 （ｅ） 内方のアノード側ゾーン（６）の端子と電子ス
イッチの第１の端子（４）との間には第１の閾値素子（
１０）が接続されていること、 （ｆ） 内方のカソード側ゾーン（８）の端子と電子ス
イッチの第２の端子（５）との間には第２の閾値素子（
１１）が接続されていること、 （ｇ＞ 第１の閾値素子（１０）は、第２のＩＧＦＥＴ
（２）の導通インピーダンスを加えた両アノード側ゾー
ン（７，６）間ｐｎ接合の閾値電圧よりも高い閾値電圧
を有し、第２の閾値素子（１１）は、第１のＩＧＦＥＴ
（３）の導通インピーダンスを加えた両力ソード側ゾー
ン間（８，９）ｐｎ接合の閾値電圧よりも高い閾値電圧
を有すること、 を特徴とする電子スイッチ。 ２）各閾値素子（１０，１１）にはコンデンサ（２１，
２２）が並列接続されていることを特徴とする特許請求
の範囲第１項記載の電子スイッチ。 ３）閾値素子（１０，１１）は直列接続されたダイオー
ドからなることを特徴とする特許請求の範囲第１項記載
の電子スイッチ。 ４）閾値素子（１２，１３）はツェナーダイオードであ
ることを特徴とする特許請求の範囲第３項記載の電子ス
イッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3413666 | 1984-04-11 | ||
| DE3413666.5 | 1984-04-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230716A true JPS60230716A (ja) | 1985-11-16 |
Family
ID=6233296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076316A Pending JPS60230716A (ja) | 1984-04-11 | 1985-04-10 | 電子スイツチ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4612448A (ja) |
| EP (1) | EP0157937B1 (ja) |
| JP (1) | JPS60230716A (ja) |
| AT (1) | ATE29356T1 (ja) |
| DE (1) | DE3465859D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH670528A5 (ja) * | 1986-03-20 | 1989-06-15 | Bbc Brown Boveri & Cie | |
| DE4228832C2 (de) * | 1992-08-29 | 1994-11-24 | Daimler Benz Ag | Feldeffekt-gesteuertes Halbleiterbauelement |
| US6229161B1 (en) | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
| US6690038B1 (en) | 1999-06-05 | 2004-02-10 | T-Ram, Inc. | Thyristor-based device over substrate surface |
| US7456439B1 (en) | 2001-03-22 | 2008-11-25 | T-Ram Semiconductor, Inc. | Vertical thyristor-based memory with trench isolation and its method of fabrication |
| US6727528B1 (en) | 2001-03-22 | 2004-04-27 | T-Ram, Inc. | Thyristor-based device including trench dielectric isolation for thyristor-body regions |
| US6804162B1 (en) | 2001-04-05 | 2004-10-12 | T-Ram, Inc. | Read-modify-write memory using read-or-write banks |
| US6583452B1 (en) | 2001-12-17 | 2003-06-24 | T-Ram, Inc. | Thyristor-based device having extended capacitive coupling |
| US6832300B2 (en) | 2002-03-20 | 2004-12-14 | Hewlett-Packard Development Company, L.P. | Methods and apparatus for control of asynchronous cache |
| US6965129B1 (en) | 2002-11-06 | 2005-11-15 | T-Ram, Inc. | Thyristor-based device having dual control ports |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3619652A (en) * | 1969-03-10 | 1971-11-09 | Integrated Motorcontrol Inc | Motor control device |
| US4663547A (en) * | 1981-04-24 | 1987-05-05 | General Electric Company | Composite circuit for power semiconductor switching |
| GB2105927A (en) * | 1981-07-16 | 1983-03-30 | Plessey Co Ltd | A switching circuit |
-
1984
- 1984-12-17 EP EP84115589A patent/EP0157937B1/de not_active Expired
- 1984-12-17 AT AT84115589T patent/ATE29356T1/de not_active IP Right Cessation
- 1984-12-17 DE DE8484115589T patent/DE3465859D1/de not_active Expired
-
1985
- 1985-02-04 US US06/698,000 patent/US4612448A/en not_active Expired - Fee Related
- 1985-04-10 JP JP60076316A patent/JPS60230716A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0157937A1 (de) | 1985-10-16 |
| US4612448A (en) | 1986-09-16 |
| EP0157937B1 (de) | 1987-09-02 |
| DE3465859D1 (en) | 1987-10-08 |
| ATE29356T1 (de) | 1987-09-15 |
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