JPS60232731A - デイジタル信号の標本化周波数変換方式 - Google Patents
デイジタル信号の標本化周波数変換方式Info
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- JPS60232731A JPS60232731A JP8860684A JP8860684A JPS60232731A JP S60232731 A JPS60232731 A JP S60232731A JP 8860684 A JP8860684 A JP 8860684A JP 8860684 A JP8860684 A JP 8860684A JP S60232731 A JPS60232731 A JP S60232731A
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- JP
- Japan
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- output
- circuit
- digital value
- digital signal
- value
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、アナログ信号を標本化したディジタル信号の
標本化周波数変換方式に関する。
標本化周波数変換方式に関する。
背景技術
従来技術において、標本化周波数を変換するとき、ディ
ンタル／アナログ変換器によってディジタル信号を一旦
アナログ信号に変換し直し、その変換されたアナログ信
号を変換する標本化周波数で標本化するアナログ／ディ
ジタル変換器によって再びディジタル信号とする方式が
一般的である。
ンタル／アナログ変換器によってディジタル信号を一旦
アナログ信号に変換し直し、その変換されたアナログ信
号を変換する標本化周波数で標本化するアナログ／ディ
ジタル変換器によって再びディジタル信号とする方式が
一般的である。
この方式では、ディジタル信号を一旦アナログ信号に変
換したとき、このアナログ信号に電気的ノイズが混入し
て、出力の信号／雑音比が悪くなる。
換したとき、このアナログ信号に電気的ノイズが混入し
て、出力の信号／雑音比が悪くなる。
またディジタル／アナログとアナログ／ディジタルの２
度の変換で信号に歪みが生じる。
度の変換で信号に歪みが生じる。
標本化周波数変換が整数比で行なわれる場合には、デイ
ノタルフィルタが用いられるが処理回路が複雑化し、大
規模となる。この方式では変換比が整数でなければなら
ないという欠点もある。
ノタルフィルタが用いられるが処理回路が複雑化し、大
規模となる。この方式では変換比が整数でなければなら
ないという欠点もある。
目 的
本発明の目的は、上述の技術的課題を解決し、簡単な構
成で、整数比の変換でな（てもよく、高品位の出力が得
られるディジタル信号の標本化周波数変換方式を提供す
ることである。
成で、整数比の変換でな（てもよく、高品位の出力が得
られるディジタル信号の標本化周波数変換方式を提供す
ることである。
実施例
第１図は、本発明の一実施例のディジタル信号の標本化
周波数変換方式のブロック図である。アナログ信号をあ
る標本化周波で標本化して得られた入力ディジタル信号
Ｄｉは、端子Ｆ１に与えられる。入力用クロック信号Ｃ
ｉは、前記入力ディジタル信号Ｄｉｆ′）標本化周波数
と立ち上がりに同期して、端子Ｆ２に与えられる。遅延
回路１は入力ディジタル信号Ｄｉ と入力用クロック信
号ｃ１を入力し、入力したディジタル信号Ｄ１を入力用
クロック信号Ｃ１の周期Ｔ１だけ遅延して、減算回路２
とマルチプレクサＭに出力する。減算回路２は、端子Ｆ
１に与えられた入力ディジタル信号Ｄｉ がら遅延回路
１の出力値を減算して、除算”回路３に出力する。除算
回路３は予め定められた値Ｎで前記減算回路の出力値を
除算する。第３保持回路４は、前記入力用クロック信号
Ｃｉ を入力して、除算回路３からの出力を入力用クロ
ック信号Ｃｉの周期Ｔ１の間保持して、Ｍｌ加算回路５
に出力する。
周波数変換方式のブロック図である。アナログ信号をあ
る標本化周波で標本化して得られた入力ディジタル信号
Ｄｉは、端子Ｆ１に与えられる。入力用クロック信号Ｃ
ｉは、前記入力ディジタル信号Ｄｉｆ′）標本化周波数
と立ち上がりに同期して、端子Ｆ２に与えられる。遅延
回路１は入力ディジタル信号Ｄｉ と入力用クロック信
号ｃ１を入力し、入力したディジタル信号Ｄ１を入力用
クロック信号Ｃ１の周期Ｔ１だけ遅延して、減算回路２
とマルチプレクサＭに出力する。減算回路２は、端子Ｆ
１に与えられた入力ディジタル信号Ｄｉ がら遅延回路
１の出力値を減算して、除算”回路３に出力する。除算
回路３は予め定められた値Ｎで前記減算回路の出力値を
除算する。第３保持回路４は、前記入力用クロック信号
Ｃｉ を入力して、除算回路３からの出力を入力用クロ
ック信号Ｃｉの周期Ｔ１の間保持して、Ｍｌ加算回路５
に出力する。
クロック発生回路６は、入力用クロック信号Ｃ１を入力
して、前記の予め定められた値Ｎを倍数とする周波数を
有するクロック信号Ｃｃを発生して、ライン！１を介し
て第２保持回路７に与えられる。またクロック発生回路
６は入力用クロック信号Ｃｉの立ち上がりに前後して、
クロック信号Ｃｃの１周期Ｔ２のパルス幅を有するパル
スをライン！２を介して、マルチプレクサＭに出力する
。
して、前記の予め定められた値Ｎを倍数とする周波数を
有するクロック信号Ｃｃを発生して、ライン！１を介し
て第２保持回路７に与えられる。またクロック発生回路
６は入力用クロック信号Ｃｉの立ち上がりに前後して、
クロック信号Ｃｃの１周期Ｔ２のパルス幅を有するパル
スをライン！２を介して、マルチプレクサＭに出力する
。
マルチプレクサＭは、クロック発生回路６がらのクロッ
ク信号Ｃｃの立ち下がりに同期して遅延回路１からの出
力を第２保持回路７に与え、クロック信号Ｃｃの立ち上
がりに同期して加算回路５がらの出力を第２保持回路７
に出方する。第２保持回路７はクロック信号Ｃｃの立ち
上がりに同期して、遅延回路１がらの出力をクロック信
号Ｃｉの周期Ｔ２の間保持し出方する。また第２保持回
路７は前記クロック信号Ｃｃの立ち下がりに同期して第
１加算回路５からの出力を前記１周期Ｔ２０間保持し出
力する。第２保持回路７は、第２加算回路８に出力する
とともに、第１加算回路５に出力をフィードバックする
。加算回路５は第１保持回路４からの出力と第２加算回
路８がらの出力とを加算して、前記マルチプレクサＭに
出力する。
ク信号Ｃｃの立ち下がりに同期して遅延回路１からの出
力を第２保持回路７に与え、クロック信号Ｃｃの立ち上
がりに同期して加算回路５がらの出力を第２保持回路７
に出方する。第２保持回路７はクロック信号Ｃｃの立ち
上がりに同期して、遅延回路１がらの出力をクロック信
号Ｃｉの周期Ｔ２の間保持し出方する。また第２保持回
路７は前記クロック信号Ｃｃの立ち下がりに同期して第
１加算回路５からの出力を前記１周期Ｔ２０間保持し出
力する。第２保持回路７は、第２加算回路８に出力する
とともに、第１加算回路５に出力をフィードバックする
。加算回路５は第１保持回路４からの出力と第２加算回
路８がらの出力とを加算して、前記マルチプレクサＭに
出力する。
＄２加算回路８は、第２保持回路７の出力値と乱数発生
器９によって発生された乱数の出力値ａとを加算して、
第３保持回路１０に出力する。
器９によって発生された乱数の出力値ａとを加算して、
第３保持回路１０に出力する。
前記乱数は正および負の値を有する。第３保持回路１０
は第２加算回路８がらの出力を端子Ｆ３に与えられた出
力用クロック信号Ｃｏの１周期間保持して端子Ｆ４に出
力する。この出力用クロック信号Ｃｏの周波数が変換後
の出力ディジタル信号Ｄｏの標本化周波数となる。
は第２加算回路８がらの出力を端子Ｆ３に与えられた出
力用クロック信号Ｃｏの１周期間保持して端子Ｆ４に出
力する。この出力用クロック信号Ｃｏの周波数が変換後
の出力ディジタル信号Ｄｏの標本化周波数となる。
以下、第２図のタイミングチャー１を参照して、この方
式に従う動作について説明する。端子Ｆ１には、第２図
（３）のような標本化周波数の周期Ｔ１を持っ入力ディ
ジタル信号Ｄｉが与えられる。
式に従う動作について説明する。端子Ｆ１には、第２図
（３）のような標本化周波数の周期Ｔ１を持っ入力ディ
ジタル信号Ｄｉが与えられる。
また端子Ｆ２には、第２図（２）のような前記周期Ｔ１
の入力用クロック信号Ｃ１が与えられる。
の入力用クロック信号Ｃ１が与えられる。
入力ディジタル信号Ｄ１は、入力用クロック信号Ｃｉの
立ち上がりと同期して端子Ｆ１に与えられる。端子Ｆ１
に与えられたある１周期の入力ディジタル信号Ｄｉ（ｎ
）値は、遅延回路１と減算回路２に入力される。ここで
参照符（ｎ）はある１周期を示し、以下の説明において
も同様とする。
立ち上がりと同期して端子Ｆ１に与えられる。端子Ｆ１
に与えられたある１周期の入力ディジタル信号Ｄｉ（ｎ
）値は、遅延回路１と減算回路２に入力される。ここで
参照符（ｎ）はある１周期を示し、以下の説明において
も同様とする。
減算回路２において、入力ディジタル信号Ｄｉ（ｎ）値
は、遅延回路１で第２図（４）のような遅延された、前
記入力ディンタル信号Ｄｉ（ｎ）値の１周期前の入力デ
ィジタル信号Ｄｉ（ｎ−１）値で減算される。減算回路
２の出力は除算回路３において、予め定められた値Ｎで
除Ｗ、される。この演算は第１式 ％式％（１） で表わされる。第１保持回路４は入力用クロック信号Ｃ
ｉの立ち下がリエッノで除算回路３の出力ΔＤｎ−１値
を周期Ｔ１の間保持して、第２図（６）のような出力を
加算回路４に与える。
は、遅延回路１で第２図（４）のような遅延された、前
記入力ディンタル信号Ｄｉ（ｎ）値の１周期前の入力デ
ィジタル信号Ｄｉ（ｎ−１）値で減算される。減算回路
２の出力は除算回路３において、予め定められた値Ｎで
除Ｗ、される。この演算は第１式 ％式％（１） で表わされる。第１保持回路４は入力用クロック信号Ｃ
ｉの立ち下がリエッノで除算回路３の出力ΔＤｎ−１値
を周期Ｔ１の間保持して、第２図（６）のような出力を
加算回路４に与える。
一方、マルチプレクサＭは、クロック発生回路６からラ
インア２を介して第２図（５）のようなパルスを入力し
、入力用クロック信号Ｃｉの立ち下がりに同期して、遅
延回路１の出力であるディジタル信号Ｄｉ（ｎ−１）値
を第２保持回路７に出力する。そして第２保持回路７で
はクロック信号Ｃｃのクロックの立ち上がりに同期して
前記ディジタル信号Ｄｉ（ｎ−１）を保持する。
インア２を介して第２図（５）のようなパルスを入力し
、入力用クロック信号Ｃｉの立ち下がりに同期して、遅
延回路１の出力であるディジタル信号Ｄｉ（ｎ−１）値
を第２保持回路７に出力する。そして第２保持回路７で
はクロック信号Ｃｃのクロックの立ち上がりに同期して
前記ディジタル信号Ｄｉ（ｎ−１）を保持する。
クロック信号Ｃｃの次のクロックの立ち上がりでは第２
保持回路７の出力である前記ディジタル信号Ｄｉ（ｎ−
１）値と第１保持回路３の出力ΔＤｎ−１値が加算回路
５で加算され、再び第２保持回路７へ入力される。以下
クロック信号Ｃ’ｃのクロックの立ち上がりで、第２保
持回路７の出力は第２図 （７）を参照して、第１表の
ようになる。
保持回路７の出力である前記ディジタル信号Ｄｉ（ｎ−
１）値と第１保持回路３の出力ΔＤｎ−１値が加算回路
５で加算され、再び第２保持回路７へ入力される。以下
クロック信号Ｃ’ｃのクロックの立ち上がりで、第２保
持回路７の出力は第２図 （７）を参照して、第１表の
ようになる。
（以下余白）
ｔＩＳ１表
Ｄｉ（ｎ−１）
ｂ Ｄ ｉ（ｎ −１）＋ ２ ＸΔＤｎ−１ｃ Ｄｉ
（ｎ−１）＋３ＸΔＤｎ−１ ｄ Ｄ ｉ（ｎ −１）＋ ４ ＸΔＤｎ−１ｎ Ｄｉ
（ｎ−１）＋（Ｎ −１）ＸΔＤｎ−１マルチプレクサ
Ｍは次の入力用クロック信号Ｃ１の立ち下がりに同期し
て、遅延回路１からの次のディジタル信号Ｄｉ（ｎ）を
第２保持回路７に与える。
（ｎ−１）＋３ＸΔＤｎ−１ ｄ Ｄ ｉ（ｎ −１）＋ ４ ＸΔＤｎ−１ｎ Ｄｉ
（ｎ−１）＋（Ｎ −１）ＸΔＤｎ−１マルチプレクサ
Ｍは次の入力用クロック信号Ｃ１の立ち下がりに同期し
て、遅延回路１からの次のディジタル信号Ｄｉ（ｎ）を
第２保持回路７に与える。
上述のような繰作を行なうことによって、離散的に入力
された、入力ディジタル信号Ｄｉ（ｎ−１）値とこれに
隣接する入力ディジタル信号Ｄｉ（ｎ）値の開を、階段
状にディジタル信号値で直線近似化することができる。
された、入力ディジタル信号Ｄｉ（ｎ−１）値とこれに
隣接する入力ディジタル信号Ｄｉ（ｎ）値の開を、階段
状にディジタル信号値で直線近似化することができる。
この階段状の直線近似化されたディジタル信号値に、第
２加算回路８で乱数発生器９からの乱数値ａを付加する
。このことによって、前記の直線近似化されたディジタ
ル信号値は、階段状に変化している部分に生じる信号の
歪みが軽減される。
２加算回路８で乱数発生器９からの乱数値ａを付加する
。このことによって、前記の直線近似化されたディジタ
ル信号値は、階段状に変化している部分に生じる信号の
歪みが軽減される。
このようにして得られた第２加算回路８の出力は、第３
保持回路１０へ入力される。第３保持回路１０には、第
２図（８）のような出力用クロック信号Ｃｏが端子Ｆか
ら入力され、第２加算回路８の出力は、出力用クロック
信号Ｃｏの周期Ｔ３の間保持される。この第３保持回路
の出力は第２図（９）のようになり、１周期間の出力Ｄ
ｏ（ｍ）は次の第２式で表わされる。
保持回路１０へ入力される。第３保持回路１０には、第
２図（８）のような出力用クロック信号Ｃｏが端子Ｆか
ら入力され、第２加算回路８の出力は、出力用クロック
信号Ｃｏの周期Ｔ３の間保持される。この第３保持回路
の出力は第２図（９）のようになり、１周期間の出力Ｄ
ｏ（ｍ）は次の第２式で表わされる。
Ｄ ｏ（ｍ）＝ Ｄ ｉ（ｎ −１）十ｎＸΔＤｎ −
１＋ （ｒ−（２）第２式において、ｎは出力用クロッ
ク信号Ｃ。
１＋ （ｒ−（２）第２式において、ｎは出力用クロッ
ク信号Ｃ。
の立ち上がり時点の第２保持回路７の出力値を示す。前
記出力用クロック信号Ｃｏの周波数が変換後の出力ディ
ジタル信号Ｄｏの標本化周波数となる。第３保持回路１
０がらの出力ディジタル信号Ｄｏは端子Ｆ４に与えられ
る。なお第２図において、予め定められた値Ｎを８とし
て、各信号のタイミングが示されている。
記出力用クロック信号Ｃｏの周波数が変換後の出力ディ
ジタル信号Ｄｏの標本化周波数となる。第３保持回路１
０がらの出力ディジタル信号Ｄｏは端子Ｆ４に与えられ
る。なお第２図において、予め定められた値Ｎを８とし
て、各信号のタイミングが示されている。
第３図には、直線近似化されたディジタル信号の状態を
示す。第３図は第２図の構成に類似し、対応する部分に
は同様の参照符を付す。第２保持回路７からの出力は破
線４０で示され、第２加算回路８からの出力が実線５０
で示されている。このようにしてディジタル信号を元の
アナログ信号に近づける。
示す。第３図は第２図の構成に類似し、対応する部分に
は同様の参照符を付す。第２保持回路７からの出力は破
線４０で示され、第２加算回路８からの出力が実線５０
で示されている。このようにしてディジタル信号を元の
アナログ信号に近づける。
上述の方式において、高品位の出力を得るために、変換
後の標本化周波数となる出力用クロック信号Ｃｏの周波
数は、クロック信号Ｃｃより低いことが望ましい。
後の標本化周波数となる出力用クロック信号Ｃｏの周波
数は、クロック信号Ｃｃより低いことが望ましい。
効 果
上述のように本発明によれば、標本化周波数の変換比が
整数比でなくてもよく、簡単な構成で、しかも高品位の
出力を得ることができる。
整数比でなくてもよく、簡単な構成で、しかも高品位の
出力を得ることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す方式を説明するためのタイミングチャート、第
３図は直線近似化されたディジタル信号の状態を示す図
である。 ２・・・減算回路、３・・・除算回路、５・・・第１加
算回路、８・・・第２加算回路、９・・・乱数発生器代
理人 弁理士 西教圭一部
図に示す方式を説明するためのタイミングチャート、第
３図は直線近似化されたディジタル信号の状態を示す図
である。 ２・・・減算回路、３・・・除算回路、５・・・第１加
算回路、８・・・第２加算回路、９・・・乱数発生器代
理人 弁理士 西教圭一部
Claims (1)
- 【特許請求の範囲】 アナログ信号を第１楳本化周波数によって標本化し、そ
の標本化したパルスを振幅に応じて標本化ディジタル信
号の＠１楳本化周波数を第２標本化周波数に変換する方
式において、 第１標本化周波数によって標本化した相互に隣接する第
１デイジタル値と第２デイジタル値との差を演算し、 第１デイノタル値および第２ディジタル値間を直線で近
似し、 この直線近似したディジタル値に個別的に乱数を加算し
、 この後、乱数を加えられたディジタル値に基づいて、第
２標本化周波数で標本化するディジタル信号の標本化周
波数変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8860684A JPS60232731A (ja) | 1984-05-01 | 1984-05-01 | デイジタル信号の標本化周波数変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8860684A JPS60232731A (ja) | 1984-05-01 | 1984-05-01 | デイジタル信号の標本化周波数変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60232731A true JPS60232731A (ja) | 1985-11-19 |
Family
ID=13947471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8860684A Pending JPS60232731A (ja) | 1984-05-01 | 1984-05-01 | デイジタル信号の標本化周波数変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60232731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157823A (ja) * | 1990-10-22 | 1992-05-29 | Railway Technical Res Inst | ディジタル信号伝送装置 |
-
1984
- 1984-05-01 JP JP8860684A patent/JPS60232731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04157823A (ja) * | 1990-10-22 | 1992-05-29 | Railway Technical Res Inst | ディジタル信号伝送装置 |
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