JPS60234291A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
メモリアレイがＭＯＳＦＥＴによって構成されたスタテ
ィック型ＲＡＭを構成する半導体記憶装置に利用して有
効な技術に関するものである。

〔背景技術〕

バイポーラ型トランジスタによって構成されたＲＡＭ（
ランダム・アクセス・メモリ）（例えば、製品名ＨＭ２
１０５）は、高速動作である反面、各トランジスタに常
時動作電流を流しつづけるものであるので、消費電力が
大きくなるという欠点がある。

１一方、ＣＭＯ３回路によって構成されらスタティック
型ＲＡＭ　（例えば、雑誌電子材料１９８３年４月号第
５６頁〜第６１頁参照）は、低消費電力である反面上記
バイポーラ型トランジスタによって構成されたＥＣＬ　
（エミッタ・カップルド・ロジック）型ＲＡＭに比べて
、アクセス時間が遅いという欠点がある。

そこで、本願発明者は、上記ＣＭＯＳスタティック型Ｒ
ＡＭにおけるアドレスバッファとプレアドレスデコーダ
部に高速動作化が図られるＥ　ＣＬ回路を利用すること
によって、高速動作と低消費電力化を図ることを考えた
。

〔発明の目的〕

この発明の目的は、高速動作と低消費電力とを実現した
半導体記ｔ、ａ装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の（既要〕

本願において開示される発明のうちＲ，表的なもののｍ
要を簡単に説明すれば、下記の通りである。

すなわち、ＭＯＳスタティック型ＲＡＭの“アドレスバ
ッファとプレアドレスデコーダとをＥ　ＣＬ回路によっ
て構成し、ＥＣＬ回路による高速動作と、０Ｍ０３回路
による低消費電力とを実現するものである。

〔実施例〕

第１図には、この発明をＣＭＯＳスタティック型ＲＡＭ
に通用した場合の一実施例の回路図が示されている。特
に制限されないが、同図のＲＡＭは、公知のバイポーラ
（Ｂｉ）及び０ＭＯ５（相補型ＭＯ３）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板上に形成される。端子Ａｘ、Ａｙ、Ｄｉｎ、Ｄｏｕｔ
　、ＷＥ及びＣ８は、その外部端子とされる。なお、同
図において電源供給端子は省略されている。特に制限さ
れないが、この実施例のＣＭＯＳスタティック型ＲＡＭ
は、約６４にビットの記憶容量を持つようされる。そし
て、後述するコモンデータ線における浮遊容量を削減す
るため、メモリアレイが４１周に分割されて構成される
。

メモリセルＭＣは、その１つの具体的回路が代表として
示されており、ゲートとドレインが互いに交差結線（ラ
ッチ形態）された記憶（駆動）ＭＯ５ＦＥＴＱＩ、Ｃ２
と、上記ＭＯ５ＦＥＴＱＩ。

Ｃ２のドレインと電源電圧ＶＤＤとの間には、特に制限
されないが、情報保持用のポリ　（多結晶）シリコン層
で形成された高抵抗Ｒ１，Ｒ２が設けられている。そし
て、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補デ
ータ線（又はディジット線）Ｄｏ、ＤＯとの間に伝送ゲ
ートＭＯ３ＦＥＴＱ３、Ｃ４が設けられている。他のメ
モリセルＭＣも相互において同様な回路構成にされてい
る。

これらのメモリセルＭＣは、マトリックス状に配置され
て、代表として示されているメモリアレイＭ−ＡＲＹＯ
を構成する。すなわち、同じ行に配置されたメモリセル
の伝送ゲート型ＭＯ３ＦＥＴＱ３．Ｑ４等のゲートは、
それぞれ対応するワード線Ｗ１及びＷ２に共通に接続さ
れ、同し列に配置されたメモリセルの入出力端子は、そ
れぞれ対応する一対の相補データ線ＤＯ，Ｄｏ及びＤＩ
。

Ｄｌに接続される。

上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、へイ０５ＦＥＴＱ１がオフ状
態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧を
しきい値電圧以上に維持させることができる程度の高抵
抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。言
い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩのドレ
インリーク電流によってＭＯ３ＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つようにさ
れる。

この実施例に従うと、メモリアレイがＣＭＯ５−ＩＣ技
術によって製造されるにもかかわらず、上記のようにメ
モリセルＭＣはｎチャンネルＭＯ３ＦＥＴとポリシリコ
ン抵抗素子とから構成される。上記ポリシリコン抵抗素
子に代えてｐチャンネルＭＯ３ＦＥＴを用いる場合に比
べ、メモリセル及びメモリアレイの大きさを小さくでき
る。すなわち、ポリシリコン抵抗を用いた場合、駆動Ｍ
Ｏ３ＦＥＴＱＩ又はＣ２のゲート電極と一体的に形成で
きるとともに、それ自体のサイズを小型化できる。そし
て、ｐチャンネルＭＯ５ＦＥＴを用いたときのように、
駆動ＭＯ３ＦＥＴＱＩ、Ｑ２から比較的大きな距離を持
って離さなければならないことがないので無駄な空白部
分が生しない。

同図において、ワード線Ｗ１は、ＸアドレスデコーダＸ
−ＤＣＲで形成された選択信号を受ける駆動回路ＤＶＩ
によって選択される。他のワードＩｊｌＷ２についても
同様である。

上記ＸアドレスデコーダＸ−ＤＣＲは、相互において類
似のノアゲート回路Ｇｌ、０２等により構成される。こ
れらのノアゲート回路Ｇｌ、０２等の入力には、図示し
ない適当な回路装置から供給される外部アドレス信号Ａ
ｘを受けるＸアドレスバッファＸ−ＡＤＢで加工された
内部相補アドレス信号が所定の絹合せにより印加される
。

上記メモリアレイＭ−ＡＲＹＯにおける一対のデータ線
ＤＯ，Ｄｏ及びＤＩ、ＤＩは、特に制限されないが、そ
れぞれデータ線選択のための伝送ゲー１−Ｍ０５ＦＥＴ
Ｑ９．Ｑｌ　Ｏ及びＱｌｌ、Ｇ１２から構成されたカラ
ムスイッチ回路を介してコモンデータ線、ＣＤＯ，ＣＤ
Ｏに接続される。このコモンデータ線ＣＤＯ，ＣＤＯに
は、読み出Ｌ７回路Ｒの入力端子と、書込み回路Ｗの出
力端子が接続される。図示しない他のメモリアレイＭ−
ＡＲＹＯ〜メモリアレイＭ−ＡＲＹ３のコモンデータ線
もそれぞれ上記読み出し回路Ｒの対応する入力端子と、
書込み回路Ｗの対応する出力端子に接続される。上記読
め出し回路Ｒの出力端子は、データ出力端子Ｄｏｕｔに
読み出し信号を送出し、書込み回路Ｗの入力端子には、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が印加される。

上記カラムスイッチ回路を構成するＭＯ５ＦＥＴＱ９．
ＱＩＯ及びＱｌｌ、Ｇ１２のゲートには、それぞれＹア
ドレスデコーダＹ−ＤＣＲから選択信号Ｙｌ、Ｙ２が供
給される。このＹアドレスデコーダＹ−ＤＣＲば、相互
において類似のノアゲート回路Ｇ３，０４等により構成
される。これらのノアゲート回路Ｇ３．Ｇ４の入力には
、図示しない適当な回路装置から供給される外部アドレ
ス信号Ａｙを受けるＹアドレスバッファＹ−ＡＤＢで加
工された内部相補アドレス信号が所定の組合せにより印
加される。

制御回路ＣＯＮは、外部端子ＷＥ、Ｃ３からの制御信号
を受けて、内部制御タイミング信号を形成する。

この実施例では、特に制限されないが、チップ非選択時
にデータ線の負荷ＭＯ３ＦＥＴＱ５等といずれか１つ選
択状態とされたワード線に接続されたメモリセルＭＣの
伝送ゲートＭＯ３ＦＥＴＱ３等及びオン状態となってい
る記憶ＭＯ３ＦＥＴＱ１等を通して直流電流が流れるの
を防止するため、上記ＸアドレスデコーダＸ−ＤＣＲを
構成するノアゲート回路Ｇｌ、０２等の入力に上記制御
回路ＣＯＨにより形成さた非選択状態の内部チップ選択
信号ａのハイレベルによって、全ワード線を非選択状態
としている。

第２図には、上記読み出し回路の一実施例の回路図が示
されている。

この実施例では、上記メモリアレイＭ　−Ａ　ＲＹＯか
らの読み出し信号を増幅するセンスアンプＳＡＯとして
、特に制限されないが、差動形態のバイポーラ型トラン
ジスタＴＩ、Ｔ２が用いられる。

すなわち、上記コモンデータ綿ＣＤＯ，ＣＤＯに現れた
メモリセルの読み出し電圧は、上記差動トランジスタＴ
１．Ｔ２のベースに供給される。これらの差動トランジ
スタＴＩ、Ｔ２の共通エミッタには、動作タイミング信
号φｐａｏを受けるｎチャンネルＭＯ３ＦＥＴＱＩ　３
が設けられる。他の代表として示されているメモリアレ
イＭ−ＡＲＹ３に対しても同様な差動トランジスタＴ３
．Ｔ４と、ＮチャンネルＭＯ３ＦＥＴＱＩ　４とで構成
されたセンスアンプＳＡ３が設けられる。そして、上記
差動トランジスタＴＩ、Ｔ２及びＴ３．Ｔ４等の対応す
るコレクタは、それぞれ共通化されて後述するメインア
ンプＭＡの一対の入力端子に接続される。

各差動トランジスタの共通エミッタに設けられるＭＯ５
ＦＥＴＱＩ　３．Ｑｌ　４のゲートに供給される動作タ
イミング信号φｐａＯ、φｐａ３は、チップが選択状態
にされ、読み出し動作状態にされたときにロウレベル（
論理″０″）になる読み出し制御信号Ｃ５＋　ＷＥと、
上記メモリアレイＭ　−Ａ　ＲＹＯ〜Ｍ−ＡＲＹ３の選
択動作に用いられる相補アドレス信号ａｘｉ、ａｙｉと
を受けるノア（Ｎ。

Ｒ）ゲート回路Ｇ５．Ｇ６により形成される。これによ
って、読み出し動作のために選択されたメモリアレイに
対応した１つのセンスアンプＳＡの動作電流を形成する
ＭＯＳＦＥＴのみがオン状態となり、残り３個のセンス
アンプＳＡのＭＯＳＦＥＴはオフ状態になる。

上記共通化された各センスアンプ５ＡＯ−３Ａ３を構成
する差動トランジスタＴｌ、Ｔ２〜Ｔ３゜Ｔ４のそれぞ
れのコレクタは、メインアンプＭＡの初段回路を構成す
るヘース接地型の増幅トランジスタＴ５．Ｔ６のエミッ
タにそれぞれ接続される。これらのトランジスタＴ５．
７６のヘースには、次のバイアス回路によって形成され
たバイアス電圧が供給されている。すなわち、電源電圧
■ＤＤと回路の接地電位点との間に、」二記電源電圧■
ＤＤをレベルシフトする直列形態のダイオードＤＩ。

Ｄ２とバイアス電流を流すｎチャンネルＭＯ３ＦＥＴＱ
１６とが直列形態に接続される。また、上記ダイオード
Ｄｉには、並列形態にｎチャンネルＭＯ３ＦＥＴＱ２３
が設けられ、ごのＭＯ３ＦＥＴＱ２３のゲートには、特
に制限されないが、読み出し動作のときにロウレベルに
なる読み出し制御信号−ｐ、＋ｃｓが供給される。また
、」−記トランジスタＴ５．Ｔ６のそれぞれのエミッタ
にはそのバイアス電流を形成するｎチャンネルＭＯ３Ｆ
ＥＴＱ１５．Ｑｌ７が設りられる。これらのＭＯ３ＦＥ
ＴＱＩ　５．Ｑｌ　７のゲートには、上記読み出し動作
の時にハイレベルになる制御信号■・Ｃ５が供給される
ことによって、読み出し動作の時のみ上記ＭＯ３ＦＥＴ
Ｑ１５〜Ｑ１７がオン状態となり、それぞれのバイアス
電流を形成する。

また、上記トランジスタＴ５．’Ｔ”６のコレクタと電
源電圧ＶＤＤとの間には、負荷手段としてそれぞれ並列
形態にされたｐチャンネルＭＯＳ　Ｆ　ＥＴＱ２０．Ｃ
２１とＮチーレンネルＭＯ３ＦＥＴＱ２２、Ｃ２４が設
りられる。上記ｐチャンネルＭＯ３ＦＥＴＱ２０．Ｃ２
１のゲートは、回路の接地電位が定常的に供給されるこ
とによって常時オン状態となり、ｎチャンネルＭＯ３Ｆ
ＥＴＱ２２゜Ｃ２４のゲートには１．上記読み出し制御
信号−Ｅ十ＣＳが供給される。

これらのトランジスタＴ５．Ｔ６のコレクタ出力は、エ
ミッタフォロワトランジスタＴ７．Ｔ８を通してデータ
出力バンファＤＯＢに伝えられる。

上記トランジスタＴ７．Ｔ８のエミッタには、その動作
電流を形成するｎチャンネルＭ　ＯＳ　ＦＥ　’ｒ１ Ｃ１８，Ｃ１９がそれぞれ設けられ、上記読み出し制御
信号−Ｅ　−Ｃ５が供給される。

読み出し動作においては、ライトイネーブル信号ＷＥが
ハイレベルにされ、チップ選択信号篩がロウレベルされ
る。これにより、読み出し制御信ｉＥ　−Ｃ５がハイレ
ベルに、その反転信号−Ｂ＋Ｃ５がロウレベルになる。

したがって、例えば、このとき供給されたアドレス信号
ａｘｉ、ａｙｌがロウレベルならノアゲート回路Ｇ５が
開いてその出力信号φｐａＯがハイレベルになりＭＯ５
ＦＥＴＱ１３がオン状態にする。これにより差動トラン
ジスタＴｌ、Ｔ２に動作電流が流れるので、メモリアレ
イＭ−ＡＲＹＯからの読み出し信号を増幅してコレクタ
から送出する。

一方、メインアンプＭＡの制御信号ＷＥ　−Ｃ５がハイ
レベルになるので、電流源を構成するＭＯ３ＦＥＴＱ１
５〜Ｑ１９がオン状態になって、それぞれのトランジス
タＴ５〜Ｔ８に動作電流を形成するので、上記センスア
ンプＳＡＯの出力信号を増幅してデータ出カバソファＤ
ＯＢ　（図示せず）に２ 供給するので、外部端子から読み出し出力信号Ｄｏｕｔ
が得られる。

なお、他のメモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ３の
センスアンプＳＡ１〜ＳＡ３は、その動作タイミング信
号ｐａｌ〜φｐａ３がロウレベルになって動作電流を形
成するＭＯ８ＦＥＴＱ１４等がオフ状態になるので、出
力ハイインピーダンス状態となる。これにより、メイン
アンプＭＡには、上記選択されたメモリアレイＭ−ＡＲ
ＹＯの出力電流のみが供給される。

また、書込み動作にあっては、ライトイネーブル信号Ｗ
Ｅがロウレベルになるため、上記制御信号ＷＥ　−Ｃ５
がロウレベルに、ＷＥ＋’Ｃ５がハイレベルになる。こ
れにより、センスアンプＳＡＯ〜Ｓ　Ａ　３とメインア
ンプＭＡの増幅トランジスタの動作電流を形成するＭＯ
３ＦＥＴＱＩ　３〜Ｑ１９が全てオフ状態になって、こ
れらの動作を禁止するものである。このとき、メインア
ンプＭＡの初段回路のバイアス電圧は、ＭＯ３ＦＥＴＱ
２３のオン状態ニヨッテ約ＶＤＤ−Ｖｆ　（Ｖｆはダイ
オードＤ２の順方向電圧）にしている。また、負荷手段
としてのＮチャンネルＭＯ５ＦＥＴＱ２２及びＱ２４も
オン状態としてエミッタフォロワトランジスタＴ７．Ｔ
８のベース電位を共に高くして、その出力信号を受ける
データ出カバソファ回路ＤＯＢの入力段回路を構成する
ところのＰチャンネル間Ｏ３ＦＥＴが共にオフ状態にな
るようにしている（図示せず）。

なお、バイポーラトランジスタの動作電流を形成すると
き、そのＭＯＳＦＥＴは、飽和領域で動作させられてい
る。これにより、ＭＯＳ　Ｆ　ＥＴは、バイポーラトラ
ンジスタに対して、は−一定（定電流）の動作電流を形
成することができるものである。

第３図には、上記第１図の実施例回路におけるアドレス
バッファＸ−ＡＤＢ　（Ｙ−ＡＤＢ）とアドレスデコー
ダＸ−ＤＣＲ（Ｙ−ＤＣＲ）の一実施例の回路図が示さ
れている。

特に制限されないが、８ビツトのアドレス信号ＡＯ〜Ａ
７によって、２５６本のワード線（又は相補データ線）
の選択信号を形成する場合、８ビツトのアドレス信号Ａ
Ｏ−Ａ７は、ＡＯ〜Ａ２゜Ａ３〜Ａ５及びＡ６．Ａ７の
ように３分割される。

このうち、同図には、上記アドレス信号ＡＯ−Ａ２を受
ける２つのアドレスバッファ回路が代表として示されて
いる。すなわち、外部端子から供給されたアドレス信号
ＡＯは、ＣＭＯＳレベルのアドレス信号ＡＯをＥＣＬレ
ベルの信号に変換するためのトランジスタＴＩＯとレベ
ルシフトダイオードＤＩＯ及び定電流源を構成するＭＯ
３ＦＥＴＱ３０からなるエミッタフォロワ回路に供給さ
れる。このレベル変換出力は、差動トランジスタＴ１１
のベースに供給される。この差動トランジスタＴｌｌと
対をなす差動トランジスタＴ１２のベースには、ロジッ
クスレッショルド電圧としての基準電圧ＶＢＢが供給さ
れている。そして、上記差動トランジスタＴｌｌ、Ｔ１
２の共通エミッタには、定電流源としてのＭＯ３ＦＥＴ
Ｑ３１が設けられる。また、上記差動トランジスタＴｌ
ｌ、Ｔ１２のコレクタには、それぞれ負荷抵抗Ｒ１，Ｒ
５ ２が設けられる。上記差動トランジスタＴｌｌ。

Ｔ１２のコレクタ出力は、マルチエミッタ構造の出力ト
ランジスタＴ１３．Ｔ１４を通して出力される。上記ア
ドレス信号Ａ２を受ける他の代表として示されいてるア
ドレスバッファ回路も上記類似の回路によって構成され
る。

プレアドレスデコーダは、上記３ビツトのアドレス信号
ＡＯ−Ａ２を用いて０〜７の１／８のデコード出力Ｏ〜
７を形成するものである。すなわち、上記それぞれ４つ
の内部相補アドレス信号ａＯ〜ａ２．ａＯ〜ａ２をそれ
ぞれ送出するマルチエミッタを所定の組み合わせにより
接続するというワイヤード論理構成により構成される。

例えば、デコード出力０はａＱ、ａｌ、ａ２．１はａＱ
。

ａｌ、ａ２．２はａＱ、ａｌ、ａ２−・・・７はａＯ，
ａｌ、ａ２を送出する各エミッタがそれぞれ接続される
ことによって構成される。

他のアドレス信号Ａ３〜Ａ５を受けるアドレスバッファ
及びプレアドレスデコーダ及びアドレス信号Ａ６．７を
受けるアドレスバッファ及びプレ６ アドレスデコーダも上記類似の回路によって構成される
。

上記プレアドレスデコーダの出力信号は、Ｐチャンネル
ＭＯ３ＦＥＴＱ３５とＮチャンネルＭＯ３ＦＥＴＱ３６
及び上記ＭＯ３ＦＥＴＱ３６のソースと回路の接地電位
点との間に設けられたレベルシフトダイオードＤｌｌに
より構成されたＣＭＯＳインバータ回路に供給される。

上記レベルシフトダイオードＤｌｌを設けたのは、上記
ＣＭＯＳインバータ回路のロジックスレッショルド電圧
をレベルシフトして、上記ＥＣＬ回路によって形成され
たプレアドレスデコーダの出力信号とのレベルを合わせ
るためである。言い換えるならば、ＥＣＬロウレベルが
接地電位より高い中間レベルになるので、このロウレベ
ルのもとでもＮチャンネルＭＯ３ＦＥＴＱ３６がオフ状
態になるようにされる。

上記ＣＭＯＳインバータ回路の出力信号は、ＣＭＯＳイ
ンバータ回路ＩＶＩによって完全なＣＭＯＳレベルとさ
れ、ＣＭＯＳノアゲート回路Ｇ７によって構成され、ワ
ード線（又は相補データ線）を選択するためのアドレス
デコーダ回路に供給される。このＣＭＯＳノアゲート回
路Ｇ７には、上記アドレス信号Ａ３〜Ａ５及びＡ６．Ａ
７を受ける上記類似のアドレスバッファ及びプレアドレ
スデコーダの出力信号が供給される。

上記３組のプレアドレスデコーダ出力は、それぞれ１／
８．１／８及び１／４の選択信号を形成するので、合計
１／２５６のワード線又は相補データ線の選択信号を形
成することができる。

この実施例においては、上記定電流源を構成するＭＯ５
ＦＥＴＱ３０〜Ｑ３４のゲートにチップ選択信号ＣＳが
供給され、チップ選択状態のときのみ、これらのＭＯ３
ＦＥＴＱ３０−Ｑ３４が飽和領域で動作するようにされ
る。これによって、上記アドレスバッファ及びプレアド
レスデコーダを構成するＥＣＬ回路でのチップ非選択状
態における無駄な電流消費が発生することを防止するも
のである。

〔効　果〕 （１）アドレスバッファとその出力を受けるプレアドレ
スデコーダとをＥＣＬ回路によって構成することにより
、高速動作化を図ることができるという効果が得られる
。ちなみに、アドレスバッファ及びアドレスデコーダを
全て０Ｍ０３回路によって構成した場合には、アドレス
信号が供給されてから、ワード線又は相補データ線の選
択信号が形成されるまで約１４ｒ＋ｓもかかってしまう
が、上記ＥＣＬ回路を用いることによって約８ｎａもの
高速化を実現することができる。

（２）メモリアレイ及び上記選択信号を形成する回路を
０Ｍ０３回路によって構成するものであるので、バイポ
ーラ型ＲＡＭに比べて大幅な低消費電力化を図ることが
できるという効果が得られる。

（３）上記アドレスバッファとプレアドレスデコーダと
センスアンプ、メインアンプもＥＣＬ回路化することに
よって、より高速動作化を実現できるという効果が得ら
れる。

（４）上記ＥＣＬ回路の動作電流を形成する定電流源と
して、その動作期間だけオン状態になって定電９ 流を流すＭＯＳ　Ｆ　ＥＴを用いることによって、ＥＣ
Ｌ回路の低消費電力化を図ることができるという効果が
得られる。

（５１ＣＭ　ＯＳスタティック型ＲＡＭにおけるセンス
アンプとして、バイポーラ型トランジスタにより構成さ
れた差動トランジスタを用いることによってデータ線に
はその電流増幅率の逆比例に従った微少電流しか流れな
い。言い換えると、メモリセルのセルサイズを小さくし
てその電流駆動能力を小さくしても、センスアンプの動
作電流（を大きくできる。これにより、大記憶容量化と
高速読み出し動作を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を造成しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例回路のメモリセルは、上記情報保持用抵抗に代え、ｐ
チャンネル間Ｏ３ＦＥＴを用いるものであってもよい。

また、上記０Ｍ０３回路に代え、ｎチャンネルＭＯ３Ｆ
０ ＥＴか又はｐチャンネルＭＯ８ＦＥＴのＭＯＳＦＥＴ一
方により構成するものとしてもよい。また、その周辺回
路の具体的回路構成及びタイミング制御は、種々の実施
形態を採ることができるものである。

〔利用分野〕

この発明は、半導体記憶装置として広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明をＣＭＯＳスタティック型ＲＡＭに
適用した場合の一実施例を示す回路図、第２図は、第１
図に示した実施例における読み出し回路の一実施例を示
す回路図、 第３図は、第１図に示した実施例におけるアドレスバッ
ファとアドレスデコーダの一実施例を示す回路図である
。 Ｘ−ＡＤＢ・・Ｘアドレスバッファ、Ｙ−ＡＤＢ・・Ｙ
アドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレスデコーダ
、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ□、ＭＣ・・メモ
リセル、Ｗ・・書込み回路、Ｒ・・読み出し回路、ＳＡ
Ｏ〜ＳＡ３・・センスアンプ、ＭＡ・・メインアンプ、
ＤＯＢ・・データ出力バッファ、ＤＩＢ・・データ人カ
バソファ、ＣＯＮ・・制御回路 ３ 第　２　図 “′″″″′　第　３　図 Ａ 冷読　、−μΔｓ

Claims (1)

1. 【特許請求の範囲】 １、ＥＣＬ回路によって構成されたアドレスバッファ回
   路及びその出力信号を受けるプレアドレスデコーダ回路
   と、このプレアドレスデコーダ回路を受け、メモリアレ
   イの選択信号を形成するＣＭＯＳアドレスデコ・−ダ回
   路とを含むことを特徴とする半導体記憶装置。 ２、上記メモリアレイは、ＭＯＳＦＥＴによって構成さ
   れたスタティック型ＲＡＭを構成するものであることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。