JPS6226691A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ３）スタティック型ＲＡＭ　
（ランダム・アクセス・メモリ）の周辺回路の一部にバ
イポーラ型トランジスタを組み込んで構成された半導体
記憶装置に利用して有効な技術に関するものである。

〔背景技術〕

本願出願人においては、ＣＭＯＳスタティック型ＲＡＭ
の高速化のために、アドレスバッファ、アドレスデコー
ダ及び入出力回路の一部にバイポーラ型トランジスタを
組み込んで、その高速化を実現したＲＡＭを既に開発し
た。そのアドレスデコーダを構成する単位回路は、第５
図に示すように、ＰチャンネルＭＯＳＦＥＴＱ２０．Ｑ
２１とエミッタＱ２２．Ｑ２３からなるＣＭＯＳナンド
（ＮＡＮＤ）ゲート回路に、バイポーラ型トランジスタ
Ｔ５．Ｔ６を用いた出力回路を設けるものである。すな
わち、ＮＰＮ型の出力トランジスタＴ５．Ｔ６は、ブシ
ュプル形態にされる。電源電圧Ｖｃｃ側のＮＰＮトラン
ジスタＴ５は、そのベースに上記ナントゲート回路の出
力信号が供給される。上記トランジスタＴ５．Ｔ６の接
続点（ｏｕｔ）と回路の接地電位点との間に直列形態に
ＮチャンネルＭＯＳＦＥＴＱ２４．Ｑ２５及びＱ２６が
設けられる。上記ＭＯＳＦＥＴＱ２４．Ｑ２５のゲート
には、上記ナントゲート回路の入力信号ａｔ、ａｊが供
給され、ＭＯＳＦＥＴＱ２６のゲートは、上記接続点（
ｏｕｔ）に結合される。上記回路の接地電位側のＮＰＮ
　トランジスタＴ６のベースは、上記ＭＯＳＦＥＴＱ２
５．Ｑ２６の接続点に結合される。

これにより、例えば、入力信号ａｉ及びａｊのうち、い
ずれか１つでもロウレベル（８ｉ９Ｉ理“０”）のとき
、ＮチャンネルＭＯＳＦＥＴＱ２２．Ｑ２４又はＱ２３
．Ｑ２５はオフ状態にされ、ＰチャンネルＭＯＳＦＥＴ
Ｑ２０又はＱ２１がオン状態にされる。これらのＭＯＳ
ＦＥＴＱ２０又はＱ２１がオン状態にされると、これに
応じてトランジスタＴ５がオン状態にされる。したがっ
て、出力ｏｕｔは、ハイレベルにされる。この出力Ｏｕ
ｔのハイレベルによりＭＯＳＦＥＴＱ２６がオン状態に
され、トランジスタＴ６のベースを回路の接地電位にす
るので、トランジスタＴ６はオフ状態にされる。このと
き、上記ＮチャンネルＭＯＳＦＥＴＱ２４又はＱ２５の
うち、いずれかがオフ状態にされるので、ＭＯＳＦＥＴ
Ｑ２６がオン状態にされても出力ｏｕｔから上記直列Ｍ
ＯＳＦＥＴＱ２４〜Ｑ２６を通して電流が流れない。

上記入力信号ａｔ及びａｊが共にハイレベル（富命理＠
１″）のとき、ＮチャンネルＭＯＳ　Ｆ　ＥＴＱ２２．
Ｑ２４又はＱ２３．Ｑ２５はオン状態にされ、Ｐチャン
ネルＭＯＳＦＥＴＱ２０又はＱ２１がオフ状態にされる
。上記ＭＯＳＦＥＴＱ２４及びＱ２５のオン状態によっ
て、出力ｏｕｔのハイレベルがトランジスタＴ６のベー
スに伝えられ、トランジスタＴ６がオン状態にされる。

これにより、ハイレベルの出力信号がロウレベルに引き
抜かれて、出力ｏｕｔはロウレベルにされる。なお、Ｍ
ＯＳＦＥＴＱ２６のコンダクタンスは比較的小さく設定
されることにより、上記トランジスタＴ６の動作が妨げ
られることはない。

この回路にあっては、ＭＯＳ　Ｆ　ＥＴの数が比較的大
きくされる結果、その入力容量が比較的大きくされるた
め、入力信号の変化スピードが比較的遅（されてしまう
。また、上記ＭＯＳ　Ｆ　ＥＴの数が比較的多くされる
とともに、出力トランジスタＴ５とＴ６をそれぞれ独立
した素子分離領域に形成しなければならないから、比較
的大きな占有面積が必要になってしまう。

なお、動作の高速化のために、その一部にバイポーラ型
トランジスタを用いたＣＭＯＳスタティック型ＲＡＭに
関しては、例えば、特開昭５６−５８１９３号公報を参
照。

〔発明の目的〕

この発明の１つの目的は、高集積度を実現した大きな駆
動能力を持つ論理ゲート回路を含む半導体集積回路装置
を提供することにある。

この発明の他の目的は、高集積度と高速動作化を実現し
たスタティック型ＲＡＭを提供することになる。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、並列形態にされた複数のエミッタフォロワＮ
ＰＮ　トランジスタのベースと、それに対応されて設け
られた直列形態の複数のＮチャンネルＭＯＳＦＥＴのゲ
ートに相補入力信号を供給して、上記トランジスタとＭ
ＯＳＦＥＴの接続点から出力信号を得るものである。

〔実施例〕

第１図には、この発明が通用されるスタティック型ＲＡ
Ｍのブロック図が示されている。同図には、記憶容量が
約６４にビット、出力が４ビツトのＲＡＭの内部構成を
示している。同図において、破線で囲まれた各回路部は
、半導体集積回路技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。

この実施例のスタティック型ＲＡＭは、それぞれが１２
８列（ロウ）Ｘ１２８行（カラム）−１６３８４ビツト
（約１６にビット）の記憶容量を持つ４つのマトリック
ス（メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）を有し
、これにより合計で約６４にビットの記憶容量を持つよ
うにされている。複数のメモリセルＭＣを有する各メモ
リアレイＭ−ＡＲＹ１〜メモリアレイＭ−ＡＲＹ４から
所望のメモリセルＭＣを選択するめのアドレス回路は、
アドレスバッファＡＤＢ、　　ロウアドレスデコーダＲ
−ＤＣＲ，カラムアドレスデコーダＣ−ＤＣＲ，カラム
スイッチＣＳＷＩ〜Ｃ−５Ｗ４等から構成される。

上記メモリセルＭＣは、図示しないが、相互において同
じ構成とされており、特に制限されないが、そのゲート
　ドレイン間が”互いに交差結線された一対のＮチャン
ネル記憶ＭＯＳ　Ｆ　ＥＴと、そのドレインにそれぞれ
設けられた情報保持用抵抗と、上記記憶ＭＯＳＦＥＴと
一対の相補データ線（ビット線又はディジット線）Ｄ、
Ｄとの間にそれぞれ設けられたＮチャンネル伝送ゲート
ＭＯＳＦＥＴとで構成されている。上記メモリセルＭＣ
は、上記抵抗の接続点に電源電圧Ｖｃｃが供給されるこ
とによって記憶情報を保持する。上記抵抗は、記憶情報
の保持状態におけるメモリセルＭＣの消費電力を減少さ
せるため、例えば、数メグオームないし数ギガオームの
ような高抵抗値にされる。

また、上記抵抗は、メモリセルの占有面積を減少させる
ため、例えば、ＭＯＳＦＥＴを形成する半　□′導体基
板の表面に比較的厚い厚さのフィールド絶縁膜を介して
形成された比較的高抵抗のポリシリコン層から構成され
る。

情報の読み出し／書き込みを扱う信号回路は、特に制限
されないが、データ入力回路ＤＩＢＩ〜ＤＩＢ４．デー
タ出力回路ＤＯＢ　〜ＤＯＢ４．　センスアンプＳＡＩ
〜５Ａ１６から構成きれる。

情報の読み出し／書き込み動作を制御するためのタイミ
ング回路は、特に制限されないが、内部制御信号発生回
路ＣＯＭ−ＧＥ、センスアンプ選択回路ＧＳから構成さ
れている。

ロウ系のアドレス選択線（ワード線Ｗ１〜Ｗ１２８）に
は、アドレス信号ＡＯ〜Ａ６に基づいて得られる１２８
通りのデコード出力信号がロウデコーダＲ−ＤＣＲより
送出される。このデコード゛、出力信号は、特に制限さ
れないが、ロウアドレスデコーダＲ−ＤＣＲを中心にし
て左右に配置された２つづつのメモリアレイＭ−ＡＲＹ
Ｉ、Ｍ−ＡＲＹ２とメモリアレイＭ−ＡＲＹ３．Ｍ−Ａ
ＲＹ４の上記ワード線Ｗ１〜Ｗ１２８に対して共通に供
給される。

カラム系のアドレス選択線Ｙ１〜Ｙ１２８には、アドレ
ス信号Ａ７〜Ａ１３に基づいて得られる１２８通りのデ
コード出力信号がカラムデコーダＣ−ＤＣＲより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアドレスデコーダＣ−ＤＣＲを中心にして左右に
配置された２つづつのカラムスイッチＣ−３ＷＩ、Ｃ−
５Ｗ２とＣ−３Ｗ３．Ｃ−５Ｗ４に対して共通に供給さ
れる。

アドレスバッファＡＤＢは、外部端子から供給されたア
ドレス信号ＡＯ〜Ａ１３を受け、これに基づいた内部相
補アドレス信号ａＯ〜ａ１３を形成する。なお、内部相
補アドレス信号土０は、アドレス信号ＡＯと同相の内部
アドレス信号ａＯと、アドレス信号ＡＯに対して位相反
転された内部アドレス信号ａＯとにより構成される。残
りの内部相補アドレス信号ｉ１〜１１３についても同様
に、同相の内部アドレス信号ａ１〜ａ１３と位相反転さ
れた内部アドレス信号１１〜ａ１３とにより構成される
。

アドレスバッファＡＤＨによって形成された内部相補ア
ドレス信号ａＯ−ａ１３のうち、特に制限されないが、
内部相補アドレス信号上７〜土１３は、カラムアドレス
デコーダＣ−ＤＣＲに供給される。カラムアドレスデコ
ーダＣ−ＤＣＲは、これらの内部相補アドレス信号１７
〜土１３を解読（デコード）し、デコードによって得ら
れた選択信号（デコード出力信号）を、カラムスイッチ
Ｃ−５ＷＩ〜Ｃ−３ＷＡ内のスイッチ用ＭＯＳＦＥＴ　
（絶縁ゲート型電界効果トランジスタ）Ｑ６゜Ｑ６〜Ｑ
７．Ｑ７等のゲートに供給する。

各メモリアレイＭ−ＡＲＹ　１〜メモリアレイＭ−ＡＲ
Ｙ４におけるワード線Ｗ１〜Ｗ１２８のうち、外部から
のアドレス信号ＡＯ−Ａ６の組み合わせによって指定さ
れた１本のワード線が上述したロウアドレスデコーダＲ
−ＤＣＨによって選択され、上述したカラムアドレスデ
コーダＣ−ＤＣＲによって、外部からのアドレス信号Ａ
７〜Ａ１３の組み合わせによって指定された１対の相補
データ線が１２８対の相補データ線のなかから選択され
る。これにより、各メモリアレイＭ−ＡＲＹ１〜Ｍ−Ａ
ＲＹ４において、選択されたワード線と選択された相補
データ線との交点に配置されたそれぞれ１個のメモリセ
ルＭＣが選択される。

上記アドレスデコーダＣ−ＤＣＲ及びＲ−ＤＣＲは、そ
の動作の高速化のために、それを構成する論理ゲート回
路として、後述するようなＮチャンネルＭＯＳ　Ｆ　Ｅ
ＴとＮＰＮトランジスタとが組み合わせれて構成される
。

上記選択されたメモリセルＭＣから読み出された記憶情
報は、４対のサブコモン相補データ線ＣＤＩ、ＣＤＩ〜
ＣＤ４．ＣＤ４のうちの１つに現れる。すなわち、サブ
コモン相補データ線ＣＤ１゜ＣＤＩ〜ＣＤ４．（、Ｄ４
は、代表として示されたメモリアレイＭ−ＡＲＹＩのよ
うに、１２８対の相補データ線が３２対づつに分割され
たメモリブロックＭ１〜Ｍ４に対応している。センスア
ンプＳＡＩないしＳＡ４は、上記分割されたサブコモン
相補データ線ＣＤ１．ＣＤｌ−ＣＤ４．ＣＤ４に対応し
てそれぞれ設けられる。

この様にサブコモン相補データ線ＣＤＩ、ＣＤ１〜ＣＤ
４．　σ百４に分割し、それぞれにセンスアンプＳＡＩ
ないしＳＡ４を設けたねらいは、コモン相補データ線の
寄生容量を分割（低減）し、メモリセルからの情報読み
出し動作の高速化を図ることるある。

センスアンプ選択回路ＧＳは、上記アドレス信号Ａ１２
．Ａ１３に基づいて４つの組合せに解読し、センスアン
プ選択信号ｍ１〜ｍ４を形成する。

上記４個のセンスアンプＳＡＩ〜ＳＡ４　（ＳＡ５〜Ｓ
Ａ８、ＳＡ９〜５Ａ１２及び５Ａ１３〜５Ａ１６）のう
ち、それぞれカラムスイッチによって選択された相補デ
ータ線に対応した１つのセンスアンプが選択信号ｍ１〜
ｍ４とタイミング信号Ｓａｃによって動作状態にされ、
その出力をコモン相補データ線ＣＤＬ、ＣＤＬに伝える
。

このコモン相補データ線ＣＤＬ、ＣＤＬは、データ出力
回路ＤＯＢの入力端子とデータ入力回路ＤＩＢの出力端
子に結合される。なお、書き込み動作にあっては、上記
分割されたサブコモン相補データ線ＣＤＩ、ＣＤＩ〜Ｃ
Ｄ４．ＣＤ４は、書き込み制御信号ｗｅを受ける伝送ゲ
ートＭＯＳＦＥＴＱ１．Ｑｌ〜Ｑ５．Ｑ５によって短絡
させられる。

内部制御信号発生回路ＣＯＭ−ＧＳは、２つの外部制御
信号ＣＳ　＜チップセレクト信号）、　ＷＥ（ライトイ
ネーブル信号）を受けて、内部チップ選択信号ｃｓｌ、
ｓａｃ　（センスアンプ動作タイミング信号）、ｗｅ（
書込み制御信号）、ｄｉｃ（データ入力制御信号）及び
ｄｏｃ　（データ出力制御信号）等を送出する。

第２図には、上記アドレスデコーダ等を構成する論理ゲ
ート回路の具体的一実施例の回路図が示、されている。

ＮＰＮ　トランジスタＴ１．Ｔ２は、そのコレクタとエ
ミッタが共通接続されて並列形態にされる。

上記トランジスタＴ１．Ｔ２のコレクタには、電源電圧
Ｖｃｃが供給される。上記トランジスタＴｌ。

Ｔ２のエミッタと回路の接地電位点との間には、直列接
続されたＮチャンネルＭＯＳＦＥＴＱ１４とＱ１５が設
けられる。ナンド（ＮＡＮＤ）ゲート構成とする場合、
上記ＮチャンネルＭＯＳＦＥＴＱ１４とＱ１５のゲート
には、入力信号ａｊとａｉがそれぞれ供給される。上記
ＭＯＳＦＥＴＱ１４及びＱ１５にそれぞれ対応されたＮ
ＰＮ　トランジスタＴ２．ＴＩのベースには、上記入力
信号ａｊ及びａｉを受けるＣＭＯＳインバータ回路によ
り形成されたそれぞれの反転信号が供給される。

上記入力信号ａｔ（ａｊ）の反転信号を形成するＣＭＯ
Ｓインバータ回路は、ＰチャンネルＭＯＳＦＥＴＱＩ　
Ｏ（Ｑｌ　２−）とＮチャンネルＭｏ５ＦＥＴＱＩ　１
　　（Ｑｌ　３）とによりそれぞれ構成される。

この実施例回路の動作は、次の通りである。

入力信号ａｉ、ａｊのうち、いずれか一方がロウレベル
（論理“０”）のとき、ＮチャンネルＭｏ３ＦＥＴＱＩ
　４又はＱｌ５はオフ状態にされる。

ＮＰＮ　トランジスタＴ１又はＴ２は、上記ロウレベル
の入力信号ａｔ又はａｊを受けるＣＭＯＳインバータ回
路の出力信号がハイレベルにされるので、それに応じて
オン状態にされる。これによって、その出力ｏｕｔは、
ハイレベル（論理“１”）にされる。一方、入力信号ａ
ｉ、ａｊが共にハイレベル（論理″１”）のとき、Ｎチ
ャンネルＭＯＳＦＥＴＱＩ　４及びＱｌ５は共にオフ状
態にされる。ＮＰＮ　トランジスタＴ１及びＴ２は、上
記ハイレベルの入力信号ａｉ及びａｊを受けるＣＭＯＳ
インバータ回路の出力信号が共にロウレベルにされるの
で、共にオフ状態にされる。これによって、その出力ｏ
ｕｔは、ロウレベル（論理″０”）にされる。以上の動
作により、出力ｏｕｔは、入力信号ａｉとａｊのナンド
出力（ａｔ−ａｊ）となる。

第３図には、上記アドレスデコーダ等を構成する論理ゲ
ート回路の他の一実施例の回路図が示されている。

上記第２図と同様な並列形態のＮＰＮトランジスタＴｌ
、Ｔ２と、直列形態のＮチャンネルＭｏ５ＦＥＴＱＩ　
６．Ｑｌ　７とによりオア（ＯＲ）ゲート動作を行わせ
る場合、上記第２図の回路とは逆に、ＮＰＮトランジス
タＴ３．Ｔ４のベースには、入力信号ａｊとａｉがそれ
ぞれ供給される。

上記ＮＰＮ　トランジスタＴ３及びＴ４にそれぞれ対応
されたＮチャンネルＭＯＳＦＥＴＱ１？、Ｑｌ６のゲー
トには、上記入力信号ａｉ及びａｊを受けるＣＭＯＳイ
ンバータ回路ＩＶ２．ＩＶＩにより形成されたそれぞれ
の反転信号が供給される。

上記入力信号ａｊ（ａｊ）の反転信号を形成するＣＭＯ
Ｓインバータ回路ＩＶ２．ＩＶＩは、上記第２図と同様
な回路により構成される。

この実施例回路の動作は、次の通りである。

入力信号ａｔ、ａｊのうち、いすもか一方が７１イレベ
ル（論理“１”）のとき、ＮＰＮ　トランジスタＴ３又
はＴ４はオン状態にされる。上記ハイレベルの入力信号
ａｉ又はａｊを受けるＣＭＯＳインバータ回路ＩＶ２又
はＩＶＩの出力信号がロウレベルにされるので、それに
対応されたＮチャンネルＭｏ３ＦＥＴＱＩ　５又はＱｌ
４はオフ状態にされる。これによって、その出力ｏｕｔ
は、ハイレベル（論理″１“）にされる、一方、入力信
％ａ　’＋　　ａＪが共にロウレベル（論理″Ｏ″）の
とき、これに応じてＮＰＮ　）ランジス久Ｔ３及びＴ４
は共にオフ状態にされる。上記ロウレベルの入力信号ａ
ｌ及びａｊを受けるＣＭＯＳインバータ回路ＩＶ２及び
ＩＶＩの出力信号が共にハイレベルにされるので、これ
に応じてＮチャンネルＭｏ３ＦＥＴＱＩ　７及びＱｌ６
は共にオン状態にされる゛。これによって、その出力ｏ
ｕｔは、ロウレベル（論理″０”）にされる０以上の動
作により、出力ｏｕｔは、入力信号ａｔとａｊのオア出
力（ａＬ＋ａｊ）となる。

第４図には、上記論理ゲート回路を構成するＮチャンネ
ルＭＯＳＦＥＴ　（ＮＭＯ３）　、ＰチャンネルＭＯＳ
ＦＥＴ　（ＰＭＯ５）及びバイポーラ型トランジスタ（
Ｔｌ、Ｔ２）の一実施例の概略構造断面図が示されてい
る。

この実施例では、Ｐ型半導体基板１が用いられ、その表
面に公知の半導体集積回製造方法により次　　。

の各半導体層等が形成される。

上記基板１の表面の素子形成領域に選択的にいわゆるＮ
＋コレクタ埋込層２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成長層
が形成され、このエピタキシアル成長層は、Ｐ十素子分
離領域４により３ａ及び３ｂのような素子形成領域とし
て互いに電気的に分離される。

素子形成領域３ａ中には、センスアンプＳＡＩや他の０
Ｍ０３回路を構成するＮチャンネル間Ｏ５ＦＥＴ　（Ｎ
ＭＯ５）とＰチャンネルＭＯＳＦＥＴ　（ＰＭＯ３）が
形成される。Ｎチャンネル間Ｏ５ＦＥＴ　（ＮＭＯ３）
は、ウェル領域を構成するＰ型半導体領域内に形成され
たＮ生型のソースＳ。

ドレインＤ領域と、この半導体基板の表面にゲート絶縁
膜を介して形成されたゲー）１！１ｔｉＧとによって構
成さる。ＰチャンネルＭＯＳＦＥＴ　（ＰＭＯ３）は、
上記素子形成領域３ａに形成されたＰ＋型のソースＳ、
ドレインＤ領域と、この半導体基板の表面にゲート絶縁
膜を介して形成されたゲート電極Ｇとによって構成され
る。

トランジスタＴ１とＴ２のコレクタは、共通に電源電圧
Ｖｃｃが供給されることより、素子形成領域３ｂ中に共
通に形成される。すなわち、この素子形成領域３ｂは、
両トランジスタＴＩ、Ｔ２のコレクタ領域を構成し、こ
の素子形成領域３ｂ中にそれぞれ形成されたＰ型領域は
、ペニスＢを構成し、このＰ型頭域中に形成されたＮ中
型領域は、エミッタＥを構成する。なお、この素子形成
領域３ｂ中に形成されたＮ中型領域は、コレクタＣのオ
ーミックコンタクト領域を構成する。

この実施例では、上記実施例のように、公知のバイポー
ラ型半導体集積回路装置の製造方法とはり同じ製造技術
によりＭＯＳ　Ｆ　ＥＴと、バイポーラ型トランジスタ
とを同一の半導体基板上に形成することができる。

〔効　果〕 （１）　Ｎ　Ｐ　Ｎ型のエミッタフォロワトランジスタ
を並列形態として、これに直列形態にＮチャンネル間Ｏ
５ＦＥＴを設けるとともに、それぞれ対応されたトラン
ジスタとＭＯＳＦＥＴに互いに逆相にされた相補入力信
号を供給することによって、ナンド又はオア論理回路を
構成することができる。エミッタフォロワトランジスタ
は、その電流供給能力がＰチャンネルＭＯＳ　Ｆ　ＥＴ
に比べて格段に大きいから、動作の高速化を実現できる
という効果が得られる。

（２）並列形態のトランジスタと直列形態のＭＯＳＦＥ
Ｔに、それぞれの入力信号の反転信号を形成するインバ
ータ回路とにより構成できるから、素子数が低減され、
その入力容量を減らすことができる。これにより、入力
信号の変化速度が速くされるため、上記（１）の効果と
相俟って、動作の高速化を実現できるという効果が得ら
れる。

（３）　ｔ−ランジスタは、そのコレクタを共通化でき
るから、半導体基板上において同じ素子形成領域内に形
成でき、ＭＯＳ　Ｆ　ＥＴの素子数が低減できることと
相俟って、その占有面積を削減できるという効果が得ら
れる。

（４）上記（１１ないしく３）により、スタティック型
ＲＡＭにおけるアドレスデコーダに適用した場合には、
そのメモリセルの選択動作を速くできること、その占有
面積が小さくできることから、大記憶容量化と動作の高
速化を実現したスタティック型ＲＡＭを得ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第２図又は第
３図の実施例回路において、アドレスバッファから送出
される内部相補アドレス信号が送出される場合、ＣＭＯ
Ｓインバータ回路を省略できるものである。このような
内部相補アドレス信号を直接供給することによって、い
っそうの回路の簡素回路と動作の高速化を実現できるも
のである。また、第１図に示したスタティック型ＲＡＭ
において、メモリセルＭＣは、抵抗に代えてＰチャンネ
ルＭＯＳＦＥＴを用いたＣＭＯＳＭＯＳフリツブフロッ
プ用いるものであってもよい。

また、スタティック型ＲＡＭを構成する他の周辺回路の
具体的回路構成は、種々の実施形態を採ることができる
。

〔利用分野〕

以上の説明では、この発明をその背景となったバイポー
ラ型トランジスタを組み込んだＣＭＯＳスタティック型
ＲＡＭに通用した場合について説明したが、これに限定
されるものではなく、ＣＭＯＳゲートアレイ等のように
論理ゲート回路を含む各種半導体集積回路装置に広く利
用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すスタティック型Ｒ
ＡＭのブロック図、 第２図は、そのアドレスデコーダの単位回路を構成する
ナンドゲーＩ−回路の一実施例を示す回路図、 ８３図は、そのアドレスデコーダの単位回路等を構成す
る他の一実施例を示すオアゲート回路の回路図、

Claims (1)

1. 【特許請求の範囲】 １、並列形態にされた複数のエミッタフォロワＮＰＮト
   ランジスタと、直列形態に設けられた複数のＮチャンネ
   ルＭＯＳＦＥＴと、上記ＮＰＮトランジスタのベースと
   それに対応されたＮチャンネルＭＯＳＦＥＴのゲートに
   相補入力信号を供給して、上記トランジスタとＭＯＳＦ
   ＥＴの接続点から出力信号を得るものとした論理ゲート
   回路を含むことを特徴とする半導体集積回路装置。 ２、上記トランジスタのベースとそれに対応されたＭＯ
   ＳＦＥＴのゲートに供給される相補入力信号は、入力信
   号とそれを受けるＣＭＯＳインバータ回路の出力信号で
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、上記半導体集積回路装置は、スタティック型ＲＡＭ
   を構成するものであり、上記論理ゲート回路は、そのア
   ドレスデコーダであることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体集積回路装置。