JPS60234360A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60234360A JPS60234360A JP59090379A JP9037984A JPS60234360A JP S60234360 A JPS60234360 A JP S60234360A JP 59090379 A JP59090379 A JP 59090379A JP 9037984 A JP9037984 A JP 9037984A JP S60234360 A JPS60234360 A JP S60234360A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- polycrystalline silicon
- region
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 abstract description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 16
- 238000002844 melting Methods 0.000 abstract description 6
- 230000008018 melting Effects 0.000 abstract description 6
- 101100262446 Arabidopsis thaliana UBA1 gene Proteins 0.000 abstract description 2
- 239000004411 aluminium Substances 0.000 abstract 2
- 101100508768 Arabidopsis thaliana IMPA3 gene Proteins 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000001947 vapour-phase growth Methods 0.000 description 10
- 238000001259 photo etching Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 101150090280 MOS1 gene Proteins 0.000 description 1
- 101100401568 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MIC10 gene Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、スタティック型ランダムアクセスメモリセル
に関し、特にセル面積を小型化して大容量メモリの実現
を容易ならしめる改良されたメモリセル構造に関する。
に関し、特にセル面積を小型化して大容量メモリの実現
を容易ならしめる改良されたメモリセル構造に関する。
第１図は周知のＭＯ８構造のスタティック型ランダムア
クセスメモリセル部の等何回略図であり、第２図は従来
例に係る２層多結晶シリコンプロセスによるＮチャンネ
ルＭＯ８構造のレイアウトパターンの概略を示す上面図
である。
クセスメモリセル部の等何回略図であり、第２図は従来
例に係る２層多結晶シリコンプロセスによるＮチャンネ
ルＭＯ８構造のレイアウトパターンの概略を示す上面図
である。
なお、本発明とは直接関係のない第２層めの多結晶シリ
コンパターン部分、即ち第１図において破線で囲まれた
領域は第２図において省略している０ 第２図において、Ｐ−型シリコン基板１の主面側に７リ
ツプフロツグを構成する一対の絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯ８と略す）ＭＯ８１゜とＭＯ８２
のソース又はドレイン用のＮ＋型拡散領域２．３．４及
び５がそれぞれ形成されている。
コンパターン部分、即ち第１図において破線で囲まれた
領域は第２図において省略している０ 第２図において、Ｐ−型シリコン基板１の主面側に７リ
ツプフロツグを構成する一対の絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯ８と略す）ＭＯ８１゜とＭＯ８２
のソース又はドレイン用のＮ＋型拡散領域２．３．４及
び５がそれぞれ形成されている。
ＭＯＳｌのドレイン領域３には、破線の対角線で示すダ
イレクトコンタクト６を介してＭＯ８２の多結晶シリコ
ンゲート電極７の一端側が接続されると同時に、該多結
晶シリコンゲート電極７の一端上に設けられた右下りの
太線の対角線で示す層間コンタクト１０を介して第２層
めの多結晶シリコン層から成る第１図にＲ１で示した負
荷抵抗が接続され、これによってＭＯｓｌとＲ１とで第
１のインバータが構成されている０又、Ｍｏ８２のドレ
イン領域５には、破線の対角線で示すダイレクトコンタ
クト１２を介してＭＯ８ｌの多結晶シリコンゲルト電極
９の一端側が接続されると同時に、該多結晶シリコンゲ
ート電極９の他端に設けられた右下９の太線の対角線で
示す眉間コンタクト１１を介して、第２層めの多結晶シ
リコン層から成る第２図にＲ２で示した負荷抵抗が接続
され、これによってＭｏ８２とＲ２とで第２のインバー
タが構成されている。Ｒ１とＲ２とは第２層めの多結晶
シリコン配線によりＶｃｃに接続されている（ただし第
２図には示されていない）。
イレクトコンタクト６を介してＭＯ８２の多結晶シリコ
ンゲート電極７の一端側が接続されると同時に、該多結
晶シリコンゲート電極７の一端上に設けられた右下りの
太線の対角線で示す層間コンタクト１０を介して第２層
めの多結晶シリコン層から成る第１図にＲ１で示した負
荷抵抗が接続され、これによってＭＯｓｌとＲ１とで第
１のインバータが構成されている０又、Ｍｏ８２のドレ
イン領域５には、破線の対角線で示すダイレクトコンタ
クト１２を介してＭＯ８ｌの多結晶シリコンゲルト電極
９の一端側が接続されると同時に、該多結晶シリコンゲ
ート電極９の他端に設けられた右下９の太線の対角線で
示す眉間コンタクト１１を介して、第２層めの多結晶シ
リコン層から成る第２図にＲ２で示した負荷抵抗が接続
され、これによってＭｏ８２とＲ２とで第２のインバー
タが構成されている。Ｒ１とＲ２とは第２層めの多結晶
シリコン配線によりＶｃｃに接続されている（ただし第
２図には示されていない）。
さらに、多結晶シリコン配澗１３を各ゲート電極とする
一対のトランスファーゲート用の絶縁ゲート型電界効果
トランジスタｙｆＯ８３及びＭＯｓ４がそれぞれ設けら
れている。Ｍｏ８３はＭＯ８Ｉと共通のドレイン領域３
と、コンタクト１４を介して第２図の縦方向に延びてい
るアルミニウム配線２１釦よりデータ線りに接続された
Ｎ十型拡散領域１６とをそれぞれ有している。Ｍｏ８４
の方もＭｏ５２のドレイン領域５にダイレクトコンタク
ト１２を介して接続された多結晶シリコンゲート電極９
及びダイレクトコンタクト８を介して接続されたドレイ
ン領域１８と、コンタクト１５を介して第２図の縦方向
に延びているアルミニウム配線２０によυデータ線りに
接続されたＮ＋＋拡散領域１７とをそれぞれ有している
。又、ＭＯ８ｌ、Ｍｏ８２のソース領域２．４は、Ｎ＋
型型数散層領域２３共通配線層として、コンタクト１９
を介し、第２図の縦方向に延びているアルミニウム配線
２２により接地電位に接続されている。ここで該接地電
位に接続されているアルミニウム配線２２は該アルミニ
ウム配線をはさんで隣り合うメモリセルと共有できるの
で、メモリセル１個当りのアルミニウム配線り、Ｄの分
と合わせて２′１／２本となる。通常、このアルミニウ
ム配線ピッチでメモリセルの横巾囚の下限が決まる。ま
たメモリセル内における一対の絶縁ゲート型電界効果ト
ランジスタＭＯ８１とＭｏ８２との共通のソース領域と
してＮ生型拡散層配線を用いている為、該Ｎ＋型型数散
層抵抗アルミニウム配線に比べて極めて高いことにより
、第２図に示すように特にＭｏ８２のソース領域の接地
電位の浮きを生じ、該ＭＯ８２のトランジスタ特性のア
ンバランスが生じる為、設計上の不都合となシやすい。
一対のトランスファーゲート用の絶縁ゲート型電界効果
トランジスタｙｆＯ８３及びＭＯｓ４がそれぞれ設けら
れている。Ｍｏ８３はＭＯ８Ｉと共通のドレイン領域３
と、コンタクト１４を介して第２図の縦方向に延びてい
るアルミニウム配線２１釦よりデータ線りに接続された
Ｎ十型拡散領域１６とをそれぞれ有している。Ｍｏ８４
の方もＭｏ５２のドレイン領域５にダイレクトコンタク
ト１２を介して接続された多結晶シリコンゲート電極９
及びダイレクトコンタクト８を介して接続されたドレイ
ン領域１８と、コンタクト１５を介して第２図の縦方向
に延びているアルミニウム配線２０によυデータ線りに
接続されたＮ＋＋拡散領域１７とをそれぞれ有している
。又、ＭＯ８ｌ、Ｍｏ８２のソース領域２．４は、Ｎ＋
型型数散層領域２３共通配線層として、コンタクト１９
を介し、第２図の縦方向に延びているアルミニウム配線
２２により接地電位に接続されている。ここで該接地電
位に接続されているアルミニウム配線２２は該アルミニ
ウム配線をはさんで隣り合うメモリセルと共有できるの
で、メモリセル１個当りのアルミニウム配線り、Ｄの分
と合わせて２′１／２本となる。通常、このアルミニウ
ム配線ピッチでメモリセルの横巾囚の下限が決まる。ま
たメモリセル内における一対の絶縁ゲート型電界効果ト
ランジスタＭＯ８１とＭｏ８２との共通のソース領域と
してＮ生型拡散層配線を用いている為、該Ｎ＋型型数散
層抵抗アルミニウム配線に比べて極めて高いことにより
、第２図に示すように特にＭｏ８２のソース領域の接地
電位の浮きを生じ、該ＭＯ８２のトランジスタ特性のア
ンバランスが生じる為、設計上の不都合となシやすい。
前記不都合をできるだけ減少させる為には、前記共通ソ
ース領域の抵抗をできるだけ小さくしなければならず、
その為には、第２図におけるＮ＋＋拡散領域２３の巾を
ある程度大きくしなければならず、従ってセルの縦方向
の長さくＢ）が大きくなる欠点がある。
ース領域の抵抗をできるだけ小さくしなければならず、
その為には、第２図におけるＮ＋＋拡散領域２３の巾を
ある程度大きくしなければならず、従ってセルの縦方向
の長さくＢ）が大きくなる欠点がある。
本発明の目的は、前述した従来のスタディツク型メモリ
セル構造の欠点を解消し、セル面積の°小型化および特
性の良好な半導体記憶装置を提供するものである。
セル構造の欠点を解消し、セル面積の°小型化および特
性の良好な半導体記憶装置を提供するものである。
本発明は、互いにゲートとドレインを交差接続した一対
の電界効果トランジスタと該トランジスタの各々へ電流
を供給する一対の負荷とより成るフリップフロップ回路
、及び該回路の選択用トランジスタを備えだランダムア
クセスメモリセルにおいて、前記一対のトランジスタの
ソース領域が半導体基板中に形成された高融点金属シリ
サイド層から成る接地線に接続されていること全特徴と
する半導体記憶装置である。
の電界効果トランジスタと該トランジスタの各々へ電流
を供給する一対の負荷とより成るフリップフロップ回路
、及び該回路の選択用トランジスタを備えだランダムア
クセスメモリセルにおいて、前記一対のトランジスタの
ソース領域が半導体基板中に形成された高融点金属シリ
サイド層から成る接地線に接続されていること全特徴と
する半導体記憶装置である。
以下、本発明の実施例に係るスタティックＲＡＭＩＣの
メモリセル構造を図面を参照して説明する。
メモリセル構造を図面を参照して説明する。
第３図はそのレイ、アウトパＺ−ンの上面図である。第
３図のパターンレイアウトは第２図のパターンレイアウ
トを改良したものであり、それぞれのパターンについて
以下のような対応がある。
３図のパターンレイアウトは第２図のパターンレイアウ
トを改良したものであり、それぞれのパターンについて
以下のような対応がある。
Ｍｏ８５・・・Ｍ ＯＳ １ ＋ Ｍ ＯＳ ６・・・
Ｍｏ８２．Ｍｏ８７・・・Ｍ ＯＳ ３ ＋ＭＯ８８・
・・Ｍｏ８４．６１・・・１，６２・・・２，６３・・
・３゜６４・・・４．６５・・・５．６６・・・６．６
７・・・７，６８・・・８゜６９・・・９．７０・・・
１０．７１川１１．７２・・・１２．７３・・・１３゜
７４・・・１４．７５・・・１５．７６・・・１６．７
７・・・１７．７８・・・１８゜８０・・・２０．８１
・・・２１゜ 又、第２図の場合と同様に、負荷抵抗および電源Ｖｃｃ
への接続配線を形成する第２層めの多結晶シリコン層の
図示は省略しである。
Ｍｏ８２．Ｍｏ８７・・・Ｍ ＯＳ ３ ＋ＭＯ８８・
・・Ｍｏ８４．６１・・・１，６２・・・２，６３・・
・３゜６４・・・４．６５・・・５．６６・・・６．６
７・・・７，６８・・・８゜６９・・・９．７０・・・
１０．７１川１１．７２・・・１２．７３・・・１３゜
７４・・・１４．７５・・・１５．７６・・・１６．７
７・・・１７．７８・・・１８゜８０・・・２０．８１
・・・２１゜ 又、第２図の場合と同様に、負荷抵抗および電源Ｖｃｃ
への接続配線を形成する第２層めの多結晶シリコン層の
図示は省略しである。
本発明の実施例を示す第３図が従来技術による第２図と
異なるのは、ＭＯＳ５及びＭＯＳ、のソース領域となる
６２．６４のＮ＋＋拡散領域上に接地電位の高融点金属
シリサイド層８４が配されていることである。これによ
シ、第２図におけるメモリセル図面上縦方向に延びてい
るアルミニウム配線のうち、接地線を省くことができる
。従ってメモリセル１個当りのアルミニウム配線は、デ
ータ線り。
異なるのは、ＭＯＳ５及びＭＯＳ、のソース領域となる
６２．６４のＮ＋＋拡散領域上に接地電位の高融点金属
シリサイド層８４が配されていることである。これによ
シ、第２図におけるメモリセル図面上縦方向に延びてい
るアルミニウム配線のうち、接地線を省くことができる
。従ってメモリセル１個当りのアルミニウム配線は、デ
ータ線り。
Ｄのみの２本とすることができ、第２図のセルサイズと
比較して、第３図の横巾（Ｑは、第２図の横巾（４）よ
り小さくすることができる。
比較して、第３図の横巾（Ｑは、第２図の横巾（４）よ
り小さくすることができる。
又、接地配線として高融金属シリサイド層を用いている
為、第２図における共通のソース領域としてのＶ型拡散
層領域に比べて、各メモリセルの接地配線層の層抵抗を
小さくすることができるので、第２図における共通のソ
ース領域としてのＮ＋凰拡散領域２３の巾と比較して、
本発明における第３図の共通ソース領域としてのす型拡
散領域巾を小さくすることができる。すなわち、第２図
のセルサイズと比べて、第３図の縦の長さく６）は、第
２図の縦の長さくＢ）よシ小さくすることができる。
為、第２図における共通のソース領域としてのＶ型拡散
層領域に比べて、各メモリセルの接地配線層の層抵抗を
小さくすることができるので、第２図における共通のソ
ース領域としてのＮ＋凰拡散領域２３の巾と比較して、
本発明における第３図の共通ソース領域としてのす型拡
散領域巾を小さくすることができる。すなわち、第２図
のセルサイズと比べて、第３図の縦の長さく６）は、第
２図の縦の長さくＢ）よシ小さくすることができる。
従って、本発明によるメモリセル構造を用いれば、従来
よりセル面積の小型化に対して有効とな９、大容量メモ
リの実現を容易ならしめることができる。
よりセル面積の小型化に対して有効とな９、大容量メモ
リの実現を容易ならしめることができる。
次に本発明の実施例に係る半導体記憶装置の断面構造を
説明する。第４図は第３図中の一点鎖線で示した■−（
Ｅり部分の断面図である。６１はＰ−型シリコン基板、
１０１は該基板上に選択酸化法により形成されたフィー
ルド酸化膜、６９は第１層めのリンドープの気相成長に
よ多形成された多結晶シリコン配線、６３はイオン注入
法によ多形成されたドレイン領域となるＮ＋型型数散層
領域６２は該ドレイン領域６３と同時に形成されたソー
ス領域となるＮ＋型型数散層領域１０２は気相成長法に
より形成されたシリコン酸化膜、８４は該シリコン酸化
膜１０２に選択的に設けられた開口部を介して前記ソー
ス領域６２上に形成された高融点金属シリサイド層、１
０３は前記第１層めの多結晶シリコン配線層と第２層め
の多結晶シリコン配線層（図示せず）との絶縁の為の気
相成長法によるシリコン酸化膜、１０４は第２層めの多
結晶シリコン配線層（図示せず） とアルミニウム配線
層との絶縁の為の気相成長法によるリンガラス層、８０
はアルミニウム配線層である。
説明する。第４図は第３図中の一点鎖線で示した■−（
Ｅり部分の断面図である。６１はＰ−型シリコン基板、
１０１は該基板上に選択酸化法により形成されたフィー
ルド酸化膜、６９は第１層めのリンドープの気相成長に
よ多形成された多結晶シリコン配線、６３はイオン注入
法によ多形成されたドレイン領域となるＮ＋型型数散層
領域６２は該ドレイン領域６３と同時に形成されたソー
ス領域となるＮ＋型型数散層領域１０２は気相成長法に
より形成されたシリコン酸化膜、８４は該シリコン酸化
膜１０２に選択的に設けられた開口部を介して前記ソー
ス領域６２上に形成された高融点金属シリサイド層、１
０３は前記第１層めの多結晶シリコン配線層と第２層め
の多結晶シリコン配線層（図示せず）との絶縁の為の気
相成長法によるシリコン酸化膜、１０４は第２層めの多
結晶シリコン配線層（図示せず） とアルミニウム配線
層との絶縁の為の気相成長法によるリンガラス層、８０
はアルミニウム配線層である。
本構造において重要なことは、本発明で用いられる絶縁
ゲート型電界効果トランジスタのソース領域上に高融点
金属シリサイド層が形成されているということであり、
これにょシンース領域の抵抗はＮ＋型型数散層みの場合
に比べて十分に小さくなっている為、ソース電位のグラ
ンド電位からの浮きが大きくなることによるトランジス
タ特性の悪化を防止できるとともに、ソース領域に接続
されるアルミニウム配線の数を減らすことができるので
、装置サイズの小型化を実現できるものである。
ゲート型電界効果トランジスタのソース領域上に高融点
金属シリサイド層が形成されているということであり、
これにょシンース領域の抵抗はＮ＋型型数散層みの場合
に比べて十分に小さくなっている為、ソース電位のグラ
ンド電位からの浮きが大きくなることによるトランジス
タ特性の悪化を防止できるとともに、ソース領域に接続
されるアルミニウム配線の数を減らすことができるので
、装置サイズの小型化を実現できるものである。
次に本発明における構造の作製方法を、上述した構造以
外の領域をも含めて第５囚図〜第５■図を参照して説明
する。まず、第５（５）図に示すように、 Ｐ″″型半
導体基板２０１の主面側に周知の選択酸化法によって厚
いフィールド酸化膜２０２を形成した後、ゲート酸化膜
としての薄い酸化膜２０３を熱酸化法で形成する。そし
て周知のフォトエツチング法によりダイレクトコンタク
ト部２０４のゲート酸化膜をエツチング除去してから、
表面上全体に第１層めの多結晶シリコン層２０５を気相
成長法によ多形成する。その後、熱拡散法にょシ該多結
晶シリコン層２０５にリンをドープし、同時にダイレク
トコンタクト開口部下にＮ＋型型数散層領域２０６形成
する。
外の領域をも含めて第５囚図〜第５■図を参照して説明
する。まず、第５（５）図に示すように、 Ｐ″″型半
導体基板２０１の主面側に周知の選択酸化法によって厚
いフィールド酸化膜２０２を形成した後、ゲート酸化膜
としての薄い酸化膜２０３を熱酸化法で形成する。そし
て周知のフォトエツチング法によりダイレクトコンタク
ト部２０４のゲート酸化膜をエツチング除去してから、
表面上全体に第１層めの多結晶シリコン層２０５を気相
成長法によ多形成する。その後、熱拡散法にょシ該多結
晶シリコン層２０５にリンをドープし、同時にダイレク
トコンタクト開口部下にＮ＋型型数散層領域２０６形成
する。
次に第５の）図に示すように、前記第１層めの多結晶シ
リコン層２０５を周知のフォトエツチング法でパターニ
ングすることにより多結晶シリコンゲート電極２０７及
び多結晶シリコン配線２０８を形成する。しかる後、該
多結晶シリコンゲート電極２０７及び該多結晶シリコ／
配線２０８をマスクとして、前記薄いゲート酸化膜２０
３をエツチング除去する。その後Ｎ型不純物としての砒
素を基板２０１にイオン注入法によりドープし、かつア
ニールすることによって所定の深さのＶ型ソース領域２
０９及びドレイン領域２１０をそれぞれ形成する。そし
て気相成長法によるシリコン酸化膜２１１を表面上全体
に被着した後に周知のフォトエツチング法により前記Ｖ
型ソース領域２０９上の前記シリコン酸化膜をエツチン
グ除去して開口部２１２を形成し、その後スパッタ法に
より高融点金属、例えばチタ／２１３を被着する。
リコン層２０５を周知のフォトエツチング法でパターニ
ングすることにより多結晶シリコンゲート電極２０７及
び多結晶シリコン配線２０８を形成する。しかる後、該
多結晶シリコンゲート電極２０７及び該多結晶シリコ／
配線２０８をマスクとして、前記薄いゲート酸化膜２０
３をエツチング除去する。その後Ｎ型不純物としての砒
素を基板２０１にイオン注入法によりドープし、かつア
ニールすることによって所定の深さのＶ型ソース領域２
０９及びドレイン領域２１０をそれぞれ形成する。そし
て気相成長法によるシリコン酸化膜２１１を表面上全体
に被着した後に周知のフォトエツチング法により前記Ｖ
型ソース領域２０９上の前記シリコン酸化膜をエツチン
グ除去して開口部２１２を形成し、その後スパッタ法に
より高融点金属、例えばチタ／２１３を被着する。
次に第５ （（１”１図に示すように、熱処理法により
該高融点金属をシリサイド化してＮ＋型ソース領域２０
９上にチタンシリサイド層２１４を形成し、シリコン酸
化膜２１１上のチタンを選択的に除去した後に気相成長
法によるシリコン酸化膜２１５を表面上全体に被着する
。
該高融点金属をシリサイド化してＮ＋型ソース領域２０
９上にチタンシリサイド層２１４を形成し、シリコン酸
化膜２１１上のチタンを選択的に除去した後に気相成長
法によるシリコン酸化膜２１５を表面上全体に被着する
。
次に１第５（２）図に示すように、周知のフォトエツチ
ング法によシ該シリコン酸化膜２１５に開口部２１６を
形成した後に第２層めの多結晶シリコン層２１７を表面
上全体に気相成長法により被着する。
ング法によシ該シリコン酸化膜２１５に開口部２１６を
形成した後に第２層めの多結晶シリコン層２１７を表面
上全体に気相成長法により被着する。
さらに気相成長法によりシリコン窒化膜２１８を表面上
全体に被着した後に周知のフォトエツチング法によシ、
負荷抵抗部分とすべき前記第２層めの多結晶シリコン層
２１７上にのみ該シリコン情化膜２１８を残す。その後
、該シリコン窒化膜２１８をマスクとして前記第２層め
の多結晶クリコン層２１７にリンをイオン注入法により
ドープし、配線層として適当な抵抗値を示すＮ＋型多結
晶シリコン層２１７及び高抵抗値を示す負荷抵抗として
の多結晶シリコンＲ２１９を得る。そして周知のフォト
エツチング法により第２層めの多結晶シリコン層２１７
のパターンを形成する。
全体に被着した後に周知のフォトエツチング法によシ、
負荷抵抗部分とすべき前記第２層めの多結晶シリコン層
２１７上にのみ該シリコン情化膜２１８を残す。その後
、該シリコン窒化膜２１８をマスクとして前記第２層め
の多結晶クリコン層２１７にリンをイオン注入法により
ドープし、配線層として適当な抵抗値を示すＮ＋型多結
晶シリコン層２１７及び高抵抗値を示す負荷抵抗として
の多結晶シリコンＲ２１９を得る。そして周知のフォト
エツチング法により第２層めの多結晶シリコン層２１７
のパターンを形成する。
次に、第５（ト）図に示すように、通常の方法に従って
前記シリコン窒化膜２１８をエツチング除去した後、リ
ンガラス層２２０を気相成長法により表面上全体に被着
し、コンタクト開口部を形成して、アルミニウム配線２
２１．２２２を施す。
前記シリコン窒化膜２１８をエツチング除去した後、リ
ンガラス層２２０を気相成長法により表面上全体に被着
し、コンタクト開口部を形成して、アルミニウム配線２
２１．２２２を施す。
以上、本発明に係る構造を得る為の製造方法を例示した
が、上述の実施例は、本発明の技術的思想に基づいて更
に変形が可能である。例えば第３図に示したメモリセル
レイアウトパターンは、該当プロセスの設計基準により
種々変更できるし、ソース領域上に設けられるシリサイ
ド層は、上述のチタンシリサイド以外の高融点金属シリ
サイドでも可能である。また上述の半導体領域の導電型
や使用する不純物の種類を変更してもよい。
が、上述の実施例は、本発明の技術的思想に基づいて更
に変形が可能である。例えば第３図に示したメモリセル
レイアウトパターンは、該当プロセスの設計基準により
種々変更できるし、ソース領域上に設けられるシリサイ
ド層は、上述のチタンシリサイド以外の高融点金属シリ
サイドでも可能である。また上述の半導体領域の導電型
や使用する不純物の種類を変更してもよい。
以上説明したように本発明によれば、単位セル当シのア
ルミニウム配線の数を減らすことができるのでメモリセ
ルサイズの小型化が可能である。
ルミニウム配線の数を減らすことができるのでメモリセ
ルサイズの小型化が可能である。
またセルの接地線の抵抗を低くすることができるので、
性能の良好なメモリセルを得ることができる。
性能の良好なメモリセルを得ることができる。
第１図は、メモリセル部の等側口略図、第２図は、従来
例に係る２層多結晶シリコンプロセスによるＮチャンネ
ルＭＯ８構造のレイアウトパターンの概略上面図、第３
図は本発明の実施例に係る２層多結晶シリコンブ日セス
によるＮチャンネルＭＯ８構造のレイアウトパターンの
概略上面図。 第４図は第３図のＥ −Ｅ’部の構造断面図、第５（４
）図〜第５（６）図は本発明に係る構造の製造方法を説
明するための構造断面図である。 Ｍｏ Ｓ ５ ＋ ＭＯＳ ６・・・インバータ用の電
界効果トランジスタ、 ＭＯ８７，ＭＯ８，・・・トランス７アーゲート用の電
界効果トランジスタ、 ６２・・・ＭＯ８５のソース領域、 ６４・・・ＭＯ８６のソース領域、 ８４・・・ＭＯ８５，ＭＯ８６のソース領域上に設けら
れた高融点金属シリサイド層、 ６３・・・ＭＯ８５のドレイン領域、 ６５・・・ＭＯ８６のドレイン領域、 ６６、６８．７２・・・ダイレクトコンタクト、６７、
６９．７３・・・多結晶シリコン配線０特許出願人 日
本電気株式会社 １ ； 第１図 第 ２ 図
例に係る２層多結晶シリコンプロセスによるＮチャンネ
ルＭＯ８構造のレイアウトパターンの概略上面図、第３
図は本発明の実施例に係る２層多結晶シリコンブ日セス
によるＮチャンネルＭＯ８構造のレイアウトパターンの
概略上面図。 第４図は第３図のＥ −Ｅ’部の構造断面図、第５（４
）図〜第５（６）図は本発明に係る構造の製造方法を説
明するための構造断面図である。 Ｍｏ Ｓ ５ ＋ ＭＯＳ ６・・・インバータ用の電
界効果トランジスタ、 ＭＯ８７，ＭＯ８，・・・トランス７アーゲート用の電
界効果トランジスタ、 ６２・・・ＭＯ８５のソース領域、 ６４・・・ＭＯ８６のソース領域、 ８４・・・ＭＯ８５，ＭＯ８６のソース領域上に設けら
れた高融点金属シリサイド層、 ６３・・・ＭＯ８５のドレイン領域、 ６５・・・ＭＯ８６のドレイン領域、 ６６、６８．７２・・・ダイレクトコンタクト、６７、
６９．７３・・・多結晶シリコン配線０特許出願人 日
本電気株式会社 １ ； 第１図 第 ２ 図
Claims (1)
- 互いにゲートとドレインを交差接続した一対の電界効果
トランジスタと該トランジスタの各々へ電流を供給する
一対の負荷とよ構成るフリツプフロツプ回路及び該回路
の選択用トランジスタを備えたランダムアクセスメモリ
セルにおいて、前記一対のトランジスタのソース領域が
半導体基板中に形成された高融点金属のシリサイド層か
ら成る接地線に接続されていることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090379A JPS60234360A (ja) | 1984-05-07 | 1984-05-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090379A JPS60234360A (ja) | 1984-05-07 | 1984-05-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234360A true JPS60234360A (ja) | 1985-11-21 |
Family
ID=13996930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090379A Pending JPS60234360A (ja) | 1984-05-07 | 1984-05-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234360A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH01264257A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体装置 |
| JPH02122522A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 半導体装置とその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS5858766A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
| JPS594160A (ja) * | 1982-06-21 | 1984-01-10 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | スタテイツクｒａｍセル |
| JPS5958860A (ja) * | 1982-09-29 | 1984-04-04 | Toshiba Corp | 半導体記憶装置 |
-
1984
- 1984-05-07 JP JP59090379A patent/JPS60234360A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843568A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 相補型絶縁ゲ−ト電界効果半導体メモリ装置 |
| JPS5858766A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
| JPS594160A (ja) * | 1982-06-21 | 1984-01-10 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | スタテイツクｒａｍセル |
| JPS5958860A (ja) * | 1982-09-29 | 1984-04-04 | Toshiba Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH01264257A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体装置 |
| JPH02122522A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 半導体装置とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970564A (en) | Semiconductor memory device having stacked capacitor cells | |
| US4348746A (en) | Semiconductor integrated circuit device having a plurality of insulated gate field effect transistors | |
| KR920010846B1 (ko) | 반도체 장치의 그의 제조방법 | |
| US4193125A (en) | Read only memory | |
| JPH0351314B2 (ja) | ||
| JPS647508B2 (ja) | ||
| US5276343A (en) | Semiconductor memory device having a bit line constituted by a semiconductor layer | |
| US4278989A (en) | Semiconductor device having cross wires | |
| JPH05102436A (ja) | 半導体メモリ装置とその製造方法 | |
| EP0175984A1 (en) | Semiconductor device comprising MOS transistors | |
| EP0043244B1 (en) | Single polycrystalline silicon static fet flip flop memory cell | |
| US5107322A (en) | Wiring or conductor interconnect for a semiconductor device or the like | |
| US4570175A (en) | Three-dimensional semiconductor device with thin film monocrystalline member contacting substrate at a plurality of locations | |
| US4357747A (en) | Method for producing a semiconductor device having an insulated gate type field effect transistor | |
| US5055904A (en) | Semiconductor device | |
| JPS62193273A (ja) | 半導体記憶装置 | |
| JPS60234360A (ja) | 半導体記憶装置 | |
| US4999691A (en) | Integrated circuit with stacked MOS field effect transistors | |
| JPS5978576A (ja) | 半導体装置およびその製造方法 | |
| US5227319A (en) | Method of manufacturing a semiconductor device | |
| US4486944A (en) | Method of making single poly memory cell | |
| JPH0387063A (ja) | プレーナセル構造のメモリセルアレイ | |
| TWI903518B (zh) | 半導體元件 | |
| JPS62200758A (ja) | 半導体記憶装置 | |
| JPS5857911B2 (ja) | 半導体集積回路装置の製造方法 |