JPS594160A - スタテイツクｒａｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はスタティックランダムアクセスメモリ（ＲＡＭ
）装置に関するものである。スタティックランダムアク
セスメモリ装置は従来公知である。

この様な従来のメモリセルは、例えば、１９１３年１１
月１３日に発行された発明者Ｎ　ｏｒＩＩｌａｎの米国
時３− 許第３，７７２，６６０＠に記載されている。

概略説明すると、１つのタイプのランダムアクセスメモ
リ（ＲＡＭ）装置はセルアレイを有しており、各はルア
レイが単一の２進数（ビット）をストアすることが可能
なものである。前述した米国特許に記載される如く、従
来のメモリセルの１つの共通する形態に於いては、バイ
ステーブルフリップフロップ装置を形成すべく接続され
ている複数個のトランジスタを有するものである。この
フリップ７０ツブの状態は、セルに書込が行なわれる場
合にピッ１−線及びビット線上に存在する電圧レベル（
即ち、論理１又は論理０）によって決定される。セルの
状態（即ち、論理１又は論理Ｏ）は、セルにアクセスし
且つ公知の構成を有する適宜のセンス増幅器を使用して
ビット線及びビット線上の電圧をチェックすることによ
ってセルの内容を乱すことなしに読取られる。

セル寸法を最小のものとし全体としてのメモリ装置の集
積度を増加させることが極めて望ましい。

この様に、与えられた寸法の半導体基板上に形成４− されるメモリセルの数を増加させることにＪ：って一層
大きなビット記憶能力を有するメモリセルを提供するこ
とが可能となる。一方、成る与λられた記憶能力を有す
るメモリセルを一層小さな半導体基板上に形成すること
が可能であり、その場合にはメモリ装置の製造コストを
低下させることが可能となる。

上述した米国特許に開示されている構造と比較して減少
されているセル寸法を有する別の従来のメモリセルがＲ
０３ｕｄ及びに、　Ｃ，Ｈａｒｄｅｅ共著による文献”
　１６　ＫスタティックＲＡＭの高速化への新しい進路
（１６−Ｋ　　５ｔａｔｉｃ　　ＲＡＭＴａｋｅｓ　　
Ｎｅｗ　　Ｒｏｕｔｅ　　ｔｏ　　Ｈｉｇｈ　　５ｐｅ
ｅｄ）”。

エレクトロニクス、　１９８０年９月１１日、　　１１
７−　１２３頁に記載されている。このメモリセルの概
略図を第１図に示しである。即ち、メモリセル１０はバ
イステーブルフリップ７０ツブ構成に形成されている。

リード１３上の正電圧源ＶｃｃとＭＯＳトランジスタ１
５及び１６のゲートとの間に抵抗１１及び１２が夫々接
続されている。ＮチャンネルＭＯＳ　トランジスタ１５
及び１６のゲートがＮチャンネルＭＯＳトランジスタ１
７及び１８のドレインへ夫々接続されている。トランジ
スタ１５のトレインがトランジスタ１８のドレインへ接
続されており、トランジスタ１６のドレインがトランジ
スタ１７のドレインへ接続されている。１〜ランジスタ
１５及び１６のソースはリード１４に接続されている供
給電圧Ｖｓｓ（典型的には接地電位）へ接続されている
。トランジスタ１７及び１８のゲートはワード線２３へ
接続されており、トランジスタ１７のソースはり一ド２
１を介してビット線１９へ接続されている。同様に、ト
ランジスタ１８のソースがリード２２を介してビット線
２０へ接続されている。

セル１０の動作について以下説明する。論理１がセル１
０内に書込まれると、ワード線２３に正電圧が印加され
ワード線２３が選択される。論理１がビット線１つへ与
えられ、論理０がビット線２０へ与えられる。この様に
ＮチャンネルＭＯＳトランジスタ１７及び１８がオンさ
れ、低ビツト信号がトランジスタ１６のグー１〜へ印加
され、トランジスタ１６をオフ状態とさせる。ピッ１〜
線１９へ印加される高信号がトランジスタ１７を介して
トランジスタ１５のグー［・へ印加され、１〜ランジス
タ１５をオン状態とさせ、その結果トランジスタ１６の
ゲートへ電圧ＶＳＳが印加され、トランジスタ１６がオ
フ状態とされる。トランジスタ１６がオフされると、Ｖ
ｃｃリード線１３からの正電圧が抵抗１１を介してトラ
ンジスタ１５のゲートへ印加され、その結果トランジス
タ１５はオン状態を維持される。次いで、ワード線２３
に低電圧が印加されワード線２３が非選択状態とされ、
その結果トランジスタ１７及び１８がオフされる。

しかしながら、リード線１４上の低Ｖｓｓ信・号が導通
状態にあるトランジスタ１５を介してトランジスタ１６
のゲートへ印加された状態が維持されるので、トランジ
スタ１６はオフ状態のままとされ、その結果リード１３
上の高Ｖｃｃ信号が抵抗１１を介してトランジスタ１５
のゲートへ印加され、トランジスタ１５をオン状態に維
持する。従って、７− 論理１がセル１０内にストア即ち記憶される。

セル１０内に論理Ｏを書込む為には、論理０をビット線
１９へ印加すると共に論理１をビット線２０へ印加する
ことを除いては上述した動作と同一の動作が行なわれる
。論理１がワード線２３に印加されると、トランジスタ
１７及び１８がオンされる。従って、セル１０内に論理
Ｏを書込む場合には、トランジスタ１５のゲートはビッ
ト線１つから抵抗１７を介して論理Ｏを受取り且つトラ
ンジスタ１５はオフされる。同様に、トランジスタ１６
がそのグー１〜上に於いて論理１ビット信号をビット線
２０から受取り、トランジスタ１６はオンされる。次い
で、ワード線２３が非選択状態とされ、その結果トラン
ジスタ１７及び１８がオフされる。リード１４上のＶｓ
ｓ信号がトランジスタ１６を介して１〜ランジスタ１５
のゲートへ印加され、従ってトランジスタ１５はオフ状
態を維持される。トランジスタ１５がオフしているので
、リード１３からのＶｃｃ信号が抵抗１２を介してトラ
ンジスタ１６のゲートへ印加され、その結果ト８− ランジスタ１６はオン状経ヲ維持する。従って、論理Ｏ
がセル１０内にストアされる。

セル１０の読取を行なう為には、ワード線２３を選択状
態とし且つ従来公知のタイプのセンス増幅器（不図示）
をビット線１９及びビット線２０の一方又は両方へ接続
させ、トランジスタ１５及び１６のゲート上に存在する
電圧を夫々検知し、セル１０の状態を決定する。

セル１０を形成するのに必要な半導体基板上の占有面積
を最小とする為に、ＮチャンネルＭＯＳトランジスタ１
５．１６．１７及び１８のソース及びドレイン領域と、
Ｖｓｓリード１４と、リード２１及び２２と、トランジ
スタ１６及びトランジスタ１７間の相互接続リード３０
とを拡散Ｎ＋領領域使用して構成することによってセル
１０を形成する。ポリシリコン（多結晶シリコン又は以
下゛′ポリ″とも略称する）の層を使用して抵抗１１及
び１２とＶｃｃリード１３と、ワード線２３と、トラン
ジスタ１５．１６．１７及び１８のゲートを形成する。

Ｎ十拡散領域及びポリ領域の間の３個の］ンタク１〜を
第１跡に於いてＸの記号を付した２５．２６及び２７と
して示しである。ビット線１９及び２０を金属、典型的
にはアルミニウム又はアルミニウム合金で形成する。ポ
リシリコンリード２１及び２２のビット線１９及びビッ
ト線２０との間のコンタクｉ〜は第１図中口印２８及び
２９で夫々示しである。

第２図は、メモリアレイのセル内にストアされているデ
ータの安定性に関する第１図中のリードＶＳＳに関連し
た抵抗の効果を示す複数個のセルを図示した概略図であ
る。メモリアレイ４０はメモリセル１乃至ｎで構成され
ている。抵抗Ｒ１，Ｒ２、乃至Ｒｎは、各々のセル１，
２乃至ｎと関連したＶｓｓリード１４の有限な抵抗値を
表わしている。第１図の回路の場合と同様に、拡散領域
を使用してＶＳＳリード１４を形成した場合には、拡散
領域のシート抵抗は通常少なくとも２０Ω／口であるか
ら抵抗Ｒ１，Ｒ２乃至Ｒｎはむしろ高い値である。通常
、抵抗Ｒ１，Ｒ２乃至Ｒｎの抵抗値は約３０００であり
、選択状態にあるセル１乃至ｎがアクセスされた場合に
＼／ＳＳリード１４によって吸収されねばならない電流
は約２５０μＡである。

重要なことであるが、抵抗Ｒ１はセル１を読むのに必要
な電流１１を担持し、抵抗Ｒ２はセル１及び２を読取る
のに必要な電流ＴＩ、１２を相持（）、■つ抵抗Ｒｎは
電流ｒ＋、Ｔ２・・・ＩＮを担持する。

従って　例えば、Ｎ＝４　（Ｎは第２図の回路内に於け
るセル数を表わす）である場合には、Ｖ　ｓｓリード１
４の直列抵抗前後に於ける電圧陵下はセル１に対して約
７５ミリボルトであり、セル２乃至４に対してはそれに
対応して一層大きな電圧値を有しており、抵抗Ｒｎに於
ける電圧差は３００ミリボルトであり、このことは（ト
ランジスタ１６を介して）１〜ランジスタ１５のゲート
へ印加するものと（トランジスタ１５を介して）トラン
ジスタ１６のゲートへ印加するものとの電圧差が３００
ミリボルトであることを示している。セルの読取り動作
期間中、このオフセット電圧によって１ヘランジスタ１
６のゲート上の論理Ｏレベルがトランジスタ１５のゲー
ト上の論理Ｏレベルよりも３００ミ１１− リボルト大ぎな値とさせ２、従って読取動作期間中にセ
ル内にス１〜アされているデータを不用意に破壊する可
能性がある。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消することを目的とする。

本発明に基づいて構成されるスタティックＲＡＭセルに
於いては、低抵抗正及び負電力供給リードを使用してお
り、従ってセル内にストアされているデータの不安定性
に関する上述した如き問題を取除いている。本発明の１
実施例に於いては、負電力供給リードが低抵抗ポリシリ
コン／タンタルシリサイドからなる第１層で形成されて
おり、打つ圧電力供給リードがポリシリコンからなる第
２層で形成されている。低固有抵抗負電力供給リードを
使用することによって、負電力供給リードに於ける電圧
降下が従来装置と比較して著しく減少されており、その
結果読取動作期間中に於いて各々のセルの２個のバイス
テーブル１〜ランジスタのゲートへ実質的に同一の電圧
を供給することを可能とし、従って読取動作期間中に−
１２＝ 於ける不安定性の問題を排除することを可能としている
。

本発明の別の実施形態に於いては、ソースと、ドレイン
と、チャンネルとをポリシリコンからなる層を使用して
形成し且つゲートをポリシリコン／タンタルシリサイド
からなる層を使用して形成することによってデプリショ
ン負荷装置を構成している。この様に構成した場合には
、シリコン負荷装置を形成する為にシリコンの面積を必
要とすることがなく、従ってセル寸法を最小とすること
を可能としている。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。本発明に基づいて構成したメ
モリセルの１実施例の概略図を第３図に示しである。第
１図のメモリセル１０の構成要素に対応するメモリセル
１１の構成要素には同一の参照番号が付しである。セル
１１の読取及び書込動作は従来のセル１０（第１図）の
読取及び書込動作と同様であり、従って読取及び１送動
作に関する説明は割愛する。しかしながら、セル１１の
構造は第１図の従来の構造のものと比べて著しく改善さ
れている。ワード線２３と、トランジスタ１５．１６．
１７及び１８のゲートと、Ｖｓｓリード１／Ｉとが低固
有抵抗ポリシリコン／タンタルシリサイドからなる第１
層を使用して形成されている。Ｖｃｃリード１３と抵抗
１１及び１２とがボシリコンからなる第２層を使用して
形成されている。１〜ランジスタ１５．１６．１７及び
１８のソース及びドレインとリード２１．２２及び３０
とがＮ÷拡散からなる領域を使用して形成されでいる。

ポリシリコンからなる第１層及び第２層の間のコンタク
１へを第３図中に於いて○印３５及び３６どして示しで
ある。又、第１ポシリコン層とＮ十拡散領域との間のコ
ンタクトを第３図中に於いてＸ印２５．２６．２７及び
３９で示しである。ボシリコンリード２１及び２２と金
属ピッ１−線１つ及び金属ビット線２０との間のコンタ
クトを口中２８及び２９で第３図中に示しである。

本発明に於いては、メモリセル１１内に於いてＮ＋拡散
領域を使用することを最小としており且つＶＳＳリード
１４として低固有抵抗の多結晶シリサイドを使用してい
るので、本発明のメモリセル１１はＶｓｓリード１４の
直列抵抗Ｒ８を実質的に取除いており、その結果第１図
に示した従来のメモリはル１ｏに関して前述した如き不
安定性の問題と比較してメモリセル１１へ情報を書込む
場合に於ける不安定性の問題を実質的に除去している。

例えば、本発明の実施例に於い−ＵＶｓｓリード１４と
して使用する多結晶シリサイドのシート抵抗は約４Ω／
口であり、従ってＶｓｓリード１４の直列抵抗Ｒｓは約
１５０である。従って、第２図に関し再度説明すると、
セルの読取動作期間中に於いてＶｓｓリード１７１によ
って吸収されるべき電流が約２５０μＡである様なセル
に対しては、セル４の読取動作期間中Ｖｓｓリード１４
によってセル４へ印加される抵抗Ｒ８に於ける電圧は通
常６０ミリボルトであり、これは従来のメモリ装置の１
？ルを書込む際に得られる低電圧よりも著しく小ざい値
である。従って、本発明のメモリセルは読取動作期間中
データへ回答影響を与えることがない。

１５− 一方、従来の装置に於いては、前述した如くトランジス
タ１５及び１６（第１図）のゲート上に於けるオフセラ
１〜電圧によってデータが影響されることがある。

更に、ポリシリコンからなる第２層を使用する事によっ
て抵抗１１及び１２をデプリション負荷装置として形成
する事を可能としており、このポリシリコンからなる第
２層はソース、ドレイン及びチャンネルとして機能して
おり且つポリシリコン／タンタルシリサイドからなる第
１層はトランジスタ１５及び１６のゲートとして機能し
ている。

このことは、トランジスタ１１及び１２をシリコン基板
内に形成されるものではないデブリション負荷トランジ
スタとして形成することを可能としており、従って本発
明に基づいて構成されるメモリ装置を形成する為に必要
なシリコン基板の寸法を最小のものとしている。この様
に拡散領域をグー１へとして使用する（本発明に於いて
はポリシリコンからなる第１層をゲートとして使用する
ことと対向される）１〜ランジスタはイイヅカなどの文
１６− 献゛高集積度ＣＭＯ３、’ＲＡＭ用の可変抵抗ポリシリ
コン（Ｖ　ａｒｉａｂｌｅ　　Ｒｅｓｉｓｔａｎｃｅ　
　ｐ　ｏｌｙｓｉ　１ｉｃｏｎ　　ｆｏｒ　　Ｈｉｇｌ
＋　　［）ｅｎｓｉｔｙ　　０ＭＯ３ＲＡＭ）”　、Ｉ
　ＥＤＭ、１９７９年、　　３７０−３７３頁に記載さ
れている。

第４図即ち第４ａ図乃至第４ｇ図は集積回路メモリ装置
の１部を示した平面図である。第４図に示したメモリ装
置の部分は４個のメモリセルを包含しており、メモリセ
ル１００を点線で示しである。第４図に使用した参照番
号は第３図の回路の同一の参照番号を付した部分の位置
を示している。

本発明に基づいて構成されたセルを使用するメモリ装置
は、例えば、以下に説明する如きプロヒスを使用して製
造される。第４ａ図乃至第４ｇ図及び第５ａ図乃至第５
Ｊ図に関し説明すると、本発明は、所望により、相補型
金属−酸化物−シリコン（０ＭＯ８＞装置を製造づるの
と同時に製造することが可能であり、従って０ＭＯ８装
置をアドレス回路、デコード回路、出力バッファ、子の
他の周辺回路等に使用することが可能となり、そうした
場合には高速且つ低消費電力のメモリ装置を提供するこ
とが可能となる。

第４ａ図及び第５ａ図に示した如く、基板３１は約２−
４Ω・ａｍの固有抵抗を有するＮ型シリコンウェハで構
成されている。基板３１を酸化して約３，０００人の厚
さの酸化物層３２を形成する。この酸化物層３２は約１
　、０００℃の温度で湿潤酸素中において約５０分間酸
化することによって形成する。次いでホトレジスト層５
０をウェハ表面に塗布し公知の技術を使用してパターン
形成することにより後に形成ずべぎＰウェル５１を画定
する。

次いで、酸化物層３２の露出された部分を、例えば、緩
衝弗化水素酸を用いてエツチングし、後に形成すべきＰ
つ゛［ル５１の領域内に於ける基板３１の表面を露出さ
せる。次いで、基板３１の露出した部分内にＰ型ドーパ
ントを、例えば、約１５０ＫｅＶのエネルギレベルで約
１４Ｘ１０１２原子数／　ａｍ２のドーズ量でボロンを
イオン注入することによって導入する。製造プロセスに
於けるこの段階の基板３１の断面を第５ａ図に示しであ
る。

次いで、公知の方法によってホトレジスト層０を取除く
。第５ｂ図に関し説明すると、基板２１を更に酸化して
、酸化物領域５２を約３，０００人の厚さに形成する。

この酸化を行なう場合に、約９００℃の温度で約１０％
の酸素ガスと９０％の窒素ガスからなる雰囲気を有する
炉内につ■ハを導入し、且つこの雰囲気を約１時間内に
おいて約１，２００℃の温度へ上昇させる。次いで、約
１，２００℃の湿度で約３％のｌ−Ｉ　ＣＬを含有する
酸素雰囲気中において約１２０分間ウェハを酸化させる
。つＪハを約１，２００℃の湿度の窒素雰囲気中に約１
２０分間維持し、その後雰囲気の温度を約６０分間の時
間に亘り約１　、０００℃の温度へランプ状に降下させ
、次いで更に約３０分間の時間に亘り約９００℃の温度
へランプ状に雰囲気温度を降下させる。この酸化工程の
期間中、酸化物８３２の厚さは約４，５００人に増加し
、Ｐウェル５１内のドーパントは第５ｂ図に示した如く
拡散される。次いで、例えば、緩衝弗化水素酸でエツチ
ングすることにより酸化物層５２及び３２を除去する。

１９− Ｍ　５　ｃ図に示した如く、次いで、基板２１の表面上
にホ１へレジスト層５３を形成し、Ｐウェル５１を保護
すべくパターン形成する。次いで、基板２１の表面近傍
のＮ型ドーパント濃度を増加させる為に基板２１の露出
部分内にＮ型ドーパントを導入し、好ましからざる低パ
ンチスルー電圧を発生することなしに後に形成されるべ
きＰチャンネル装置が短いチャンネル長を有することを
可能とさせる。尚、パンチスルー電圧とはソース領域と
ドレイン領域との間の電圧であってトランジスタがオフ
された場合にソースとドレインとの間を導通させる電圧
のことを意味する。例えば、約２００ＫｅＶのエネルギ
レベルで約１．６Ｘ　１０　′２原子数／　ｃｍ’のド
ーズ量でもって燐をイオン注入することによって第５Ｃ
図のＮウェル領域５６内にＮ型ドーパントを導入する。

第５ｄ図に関し説明すると、基板２１を酸化して約４０
０人の厚さを有する酸化物層５４を形成する。この酸化
を行なう場合には、例えば、約９００℃の温度で約３％
のＨＣＬを含有する湿潤酸素か２０− らなる雰囲気中に基板を約１６分間露呈させることによ
って行なう。次いで、酸化物Ｈ５４の表面上に窒化物層
５５を約１，０００人の厚さに形成する。

この窒化物層５５を形成する場合には、例えば、従来公
知であり、例えば、Ｒｏｓｌｅｒの文献“ポリシリコン
、窒化物及び酸化物用の低圧力ＣＶＤ製造プロセス（Ｌ
　ｏｗ　　Ｐ　ｒｅｓｓｕｒｅ　　ＣＶ　Ｄ　　Ｐ　ｒ
ｏｄｕｃｔｉｏｎ　　ｐｒｏｃｅｓｓｅｓ　　ｆｏｒ　
　Ｐｏ１ｙ　、　Ｎ　１ｔｒｔｄｅａｎｄ　　０ｘｉｄ
ｅ）　”　、ソリッドステイトテクノロジー、１９７７
年４月、６３−７０頁、及びＢ　ｒｏｗｎ　　及びＫａ
ｍｉｎｓ共著の文献゛ポリシリコン、窒化シリコン及び
二酸化シリコン付着用のＬＰＣＶＤシステムパラメータ
の解析（Ａ　ｎ　　Ａ　ｎａｌｙｓｉｓ　　ＯｆＬ　ｐ
　ＣＶ　Ｑ　　３　ｙＳｔｅｌｌｌ　　Ｐ　ａｒａｍｅ
ｔｅｒＳ　　ｆｏｒ　　Ｐｏ１ｙｓｉｌｉｃｏｎ、　５
ｉｌｉｃｏｎ　　Ｎ１ｔｒｉｄｅ　　ａｎｄ　　３ｉ１
ｉｃｏｎ　　Ｄｉｏｘｉｄｅ　　Ｄｅｐｏｓｉｔｉｏｎ
　）　”　、ソリッドステイトテクノロジー、　１９７
９年７月、５１−５７頁に記載されている低圧力化学蒸
着技術を使用して形成することが可能である。

次いで、分離領域を形成すべき基板の部分を露出さける
為に、基板の′表面上にホトレジスト層（不図示）を形
成しパターン形成する。第５ｄ図に示した如く、窒化物
層５５の露出部分を、例えば、ＣＦ４プラズマでエツチ
ングすることによって除去する。次いで、窒化物層５５
を部分的に除去した後に露出された酸化物層５４の部分
を、例えば、緩衝弗化水素酸溶液でエツチングすること
によって除去する。次いで、残存するホトレジストを除
去する。次いで、所望により、酸化物層５４及び窒化物
層５５を部分的に除去することによって露出された基板
２１の部分内へドーパントを導入し、第５ｄ図の高度に
ドープされたフィールド領域５８を形成し、Ｐウェル５
１のフィールド１ｉｈｉのスレッシュボールド電圧を増
加させる。例えば、フィールド領域内へのこのドーパン
トの導入を行なう場合に、約５０ＫｅＶのエネルギレベ
ルで約５，５ｘ１０′２原子数／Ｃｌ１１２のドーズ謹
でボロン原子をイオン注入することによって行なう。

重要なことであるが、これらのボロン原子は又Ｎウェル
５６の露出領域内へも導入されるが、Ｎウェル５６は以
前に極めて高いドーズ量でドープされているので、Ｎウ
ェル５６内に比較的低いドーズ量のボロン原子が存在す
るということはあまり問題ではない。

次いで、第４ａ図及び第５ｅ図に示した如く、ウェハを
約９２０℃の温度で約３％のＨＣＬを含有する酸素ガス
の雰囲気中に約１時間露呈し、次いで約９２０℃の温度
の窒素ガスの雰囲気中に約２時間露呈し、次いで約９２
０℃の湿度で約７分間湿潤酸素中に露呈することによっ
てフィールド酸化領域５７を形成する。この酸化工程に
より、フィールド酸化膜５７が約５，５００人の厚さに
形成され、且つ同時的に高度にドープされたＰ型ガード
リング５８が所望に応じて拡散される。次いで、例えば
、高温燐酸でエツチングすることによって窒化シリコン
層５５の残存部分を除去する。その後に酸化物層５４の
残存部分を、例えば、緩衝弗化水素酸でエツチングする
ことによって除去する。この酸化物層５４を除去する際
にフィールド酸化領域５７の厚さが多少減少するが、こ
のフィールド２３− 酸化ＩＩ！５７の厚さが多少減少するということはあま
り問題ではない。

次いで、ウェハの表面を、例えば、硫酸／過酸化水素溶
液でクリーニングし、次いで緩衝弗化水素酸溶液でクリ
ーニングする。このクリーニングにより、ウェハの表面
から不純物及び汚染物を全て除去し、薄いゲート酸化膜
領域を形成する準備を行なう。次いで、薄いゲート酸化
膜領域６３を、例えば、ウェハを約９００℃の温度で約
７分間湿潤酸素中に露呈させることによって約２６６人
の厚さに形成覆る。所望により、例えば、約５０ＫｅＶ
のエネルギレベルで約１．４ｘ　ｌ　０１０原子数／　
ｃｍ”のドーズ量でボロン原子をイオン注入することに
よって活性デバイススレッシュホールド電圧を調整する
。重要なことであるが、この工程中に於いてフィールド
酸化膜５７はボロンイオンの注入を阻止し、従ってボロ
ンイオンはフィールド酸化膜５７によって被覆されてい
ない活性領域内にのみ注入される。ゲート酸化膜５３は
極めて薄く、ボロン原子がデバイスの活性領域内に注入
すること２４− を実質的に阻止することがない。この活性デバイススレ
ッシュホールド電圧調整により、後に形成されるべぎＰ
チャンネルデバイスのスレッシュホールド電圧を約−０
，８ボルトへ上昇させ、且つ後に形成されるべぎＮチャ
ンネルデバイスのスレッシュホールドを約＋０．８ボル
トへ調節する。

次いで、ウェハの表面上にホトレジスＩ一層（不図示）
を塗布し、後に形成されるべき埋設コンタクト６０を露
出させる為に公知の方法でパターン形成する。次いで、
ウェハの露出された部分から、例えば、Ｍ衝弗化水素酸
でエツチングすることによりゲート酸化膜を除去し、埋
設コンタクト６０（第４ｂ図及び第５ｆ図）を形成する
。次いで残存するホトレジストを除去する。

ポリシリコン層６７（以後パボリＩ　１１とも略称する
）をウェハの表面上に付着形成する。ポリ１層は、例え
ば、公知の低圧力化学蒸着技術（例えば、上述したＲ　
ｏｓｌｅｒの文献及び３　ｒｏｗｎ及びｌ（ａｍｉｎｓ
の文献に記載されている様な技術）によって約２，５０
０人の厚さに形成する。次いで、ポリエを、例えば、ウ
ェハを約１０分間９５０℃の温度に加熱し、ウェハを約
９５０℃の温度でＰＯＣＪ２３雰囲気中に約５分間露呈
させ且つウェハを窒素雰囲気中において約１０分間で約
至濡ヘランプ状に温度降下させることによってドーピン
グを行なう。従って、ポリＩはドープされて約４０Ω／
口の固有抵抗とされる。ウェハの表面上へ、例えば、タ
ンタル及びシリコンの両方を公知の方法でスパッタリン
グさせることによりタンタルシリサイド６１（以後単に
シリサイドとも略称する）の層を付着形成し、シリサイ
ド６１を約１，７００人の厚さとさせる。この様なタン
タルとシリコンとを共にスパッタすることによってシリ
サイド領域を形成する技術は、例えば、Ｇｅｔｐｅｌ等
の文献”ｆｆ１ｌ−８１デバイス技術用の複合シリサイ
ドゲート電極−相互接続（Ｃｏｍｐｏｓｉｔｅ　　Ｓ　
１ｌｔｃｉｄｅ　　Ｇａｔｅ　　Ｅ　ｆａｃｔｒｏｄｅ
ｓ　−１ｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ　　ｆｏｒ　
　ＶＩ　ＳＩ［）ｅｖｉｃｅ　　Ｔｅｃｈｎｏｌｏｇｌ
ｅｓ　）　”　、　　Ｉ　Ｅ　Ｅ　Ｅ　トランズアクシ
ョンズ・オン・エレクトロン・デバイシズ、ＥＤ〜２７
巻、　Ｎｏ、８．１９８０年８月、　　１，４１７−　
１，４２４頁に記載されている。

次いで、シリサイド６１の表面を、例えば、緩衝弗化水
素酸でクリーニングして汚染物を除去する。次いで、シ
リサイドをポリ■と反応させ、約４Ω／口の固有抵抗を
有するポリシリコン／タンタルシリサイド（Ｉｊｌ々パ
ボリシリサイド″として呼称される）からなる単一の低
固有抵抗層を形成する。このシリサイド反応を行なう場
合に、例えば、ウェハを約ｉ　、　ｏｏｏｏＣの温度で
約３０分間窒素ガスの雰囲気中に露呈することによって
行なう。

本明細書の以後の説明に於いては、ボシリコン／タンタ
ルシリザイドからなる単一層を第５　ｂ図及びその後の
図に於いては層５７として示し゛ポリＩ　ＩＩとして呼
称する。当業者等にとって明らかな如く、タンタルシリ
サイド以外の化合物を使用することも可能である。例え
ば、タンタルシリナイドの代りにチタンシリサイド、タ
ングステンシリサイド、モリブデンシリサイド及びその
他の金属シリサイドを使用することが可能である。

次いで、第４Ｃ図及び第５ｇ図に示した如（、２７− ホドレジス１へ層（不図示）をウェハ上に塗布し、パタ
ーン形成１ノでポリ■物質を所望のパターンに画定−す
る。次いで、ポリＩの露出された部分を、例えば、ＣＦ
４プラズマでエツチングし、ポリ■を第５ｇ図に示した
如く所望に応じてパターン形成する。次いで、ホトレジ
ストを除去する。次いで、ウェハを、例えば、Ｍ衝弗化
水素酸を使用してクリーニングする。

次いで、ウェハの表面上にホトレジスト層〈不図示）を
付着させパターン形成してＰウェル５１を露出させる。

次いで、例えば、約１００Ｋｅｖのエネルギ１ノベルで
約３×１０　原子数／　ｃｍ２のドーズ量で砒素イオン
をイオン注入することによってＮ十領域６５（第５ｈ図
）を形成する。次いで、残存するホトレジスト部分を除
去し、ウェハの表面上に別のホトレジスト層を付着形成
し且つパターン形成してＮウェル５６を露出させる。次
いで、例えば、約１５０Ｋｅ　Ｖのエネルギレベルで５
Ｘ１】５ ０　原子数／　Ｃｍ２のドーズ量でボロンイオンをイオ
ン注入することによってＰ十領域６３を形成す２８− る。

次いで、ウェハの表面上に酸化物層６４を形成する。こ
の酸化物層６４は、ポリＩ層６７ど後に形成されるべき
導電層との間に電気的絶縁性を与える為のものである。

重要なことであるが、この酸化物層６４は、例えば、低
温度化学蒸着技術によって約２，０００人の厚さに形成
させる。酸化物層６４を形成する為にポリ１層６７を酸
化することは好ましいことではない。何故ならば、この
様な酸化が行なわれるとポリＩの厚さを減少させるから
である。次いで、酸化物層６４の絶縁強度を増加させる
為に酸化物層６４を″高密度化″させる。

この“高密度化″工程は、ウェハを約９２０℃の温度で
約３０分間乾燥！Ｉｌ素からなる雰囲気中に露呈するこ
とによって行なう。次いで、ウェハの表面上にホトレジ
スト層（不図示）を塗布しポリエ層６７と後に形成すべ
きポリシリコンからなる第２層との間の電気的コンタク
トを得ることを可能とする為に除去されるべき酸化物層
６４の部分を露出させる為にパターン形成する。次いで
、酸化物層６４の露出部分を、例えば、ＣＦａプラズマ
を使用して除去し、ポリＴに対しコンタクミル用量口２
２を形成する（第４ｄ図及び第５ｈ図）。

次いで、例えば、前述した如く、公知の低圧ノ〕化学蒸
着技術を使用して、ポリシリコンロ８からなる第２層（
以後ポリ■とも略称する）を約２，５００人の厚さに付
着形成する。この時点に於いて、このポリ■層６８は比
較的高い固有抵抗である約１０９０／口を有している。

次いで、ウェハの表面−トに単１１９フ１〜層（不図示
）を形成しパターン形成して除去ずべきポリ■の部分を
露出させる。

次いで、ポリＩＩの露出された部分を、例えば、ＣＦ４
プラズマを使用して等方性エツチングを行なうことによ
って除去し、その際に第４ｅ図及び第５１図に示した如
くポリ■のパターン形成した層６８を設（）る。ポリ■
の全での残存部分を除去する為にポリ■をエツチングす
る場合に等方性エツチングを使用する事が望ましい。例
えば、ＣＦ４プラズマを使用して等方性エツチングを行
なう。

次いで、ウェハの表面上に酸化物層７１（第５ｊ図）を
、例えば、低圧力化学蒸着技術を使用して約１，５００
人の厚さに形成する。次いで、この酸化物層７１を、例
えば、約９２０℃の温度で約３％のＨＣＬを含有する乾
燥酸素からなる雰囲気へ約３０分間露呈することによっ
て“高密度化″させその絶縁強度を増加させる。

次いで、ウェハの表面上に単１１９フ１〜層（不図示）
を付着形成しパターン形成して電気的相互接続部として
機能すべく極めて低い固有抵抗を有することが必要とさ
れるポリ■の部分を露出させる。重要なことであるが、
このホ］・レジスト層は抵抗として機能する為に高固有
抵抗を有することが必要とされるポリ■の部分を被覆し
ている酸化物６７の部分を保護している。次いで、酸化
物６７の露出部分を、例えば、ＣＦ４プラズマでエツチ
ングすることによって除去し、その際に第４ｆ図に示し
た如く窓７２を形成する。次いで、残存するホトレジス
トを除去する。次いで、固有抵抗を約１００Ω／口へ減
少させる為にポリ■の露出部分をドープする一方、酸化
物層７１の残存部分は３１− 酸化物７１ににって被覆保護されているポリ■の部分が
ドーピングされることを阻止する。これらのポリ■のド
ープされなかった比較的高固有抵抗部分はメモリセル１
００の抵抗１１及び１２として機能する（第３図）。こ
のドーピングを行なう場合には、例えば、ウェハの温度
を窒素雰囲気中において約９５０℃へランプ状に上昇さ
せ、ウェハを約９５０℃の温度で約５分間ＰＯ（、＋２
ｇへ露出させ、且つウェハの温度を約１０分以内におい
て窒素雰囲気中において約至温へランプ状に温度降下さ
ゼることによって行なう。

次いで、ウェハの表面上に酸化物層（不図示）を、例え
ば、ウェハを約９００℃の温度で乾燥酸素雰囲気中に約
３０分間露呈することによって形成し、ポリ■酸化物の
露出部分の表面上に極めて薄い（約４００人）の酸化物
層を形成する。この極めて薄い酸化物層は、後に形成さ
れる絶縁層７３の絶縁強度を向上する機能を有する。絶
縁層７３は、例えば、酸化物を低温度で蒸着することに
より約７．０００人の厚さに形成する。次いで、酸化物
層７３２− ３を、例えば、ウェハを約９２０℃の温度で約３％のＨ
ＣＬを含有する乾燥酸素からなる雰囲気中に約３０分間
露呈することによって゛高密度化″させる。次いで、ウ
ェハの表面上に単１１９フ１〜層（不図示）を付着形成
し且つパターン形成して電気的相互接続をすることが必
要とされるポリ■の部分を被覆している酸化物７３の部
分を露出させる。次いで、第４ｇ図及び第５に図に示し
た如く、酸化物層７３の露出部分をエツチングし、酸化
物層７３を貫通しポリ■の部分へ到達するコンタクト用
開口８８を形成する。このコンタクト用開口は、連続的
な低固有抵抗相互接続を形成する場合に障害となる様な
尖った端部を有するものではない。アルミニウム又はア
ルミニウム合金等の様な物質から構成される低固有抵抗
相互接続層７９をウェハの表面上に、例えば、公知のス
パッタリング技術を使用して約７，５００人の厚さに付
着形成する。次いで、ホトレジスト層（不図示）をウェ
ハの表面上に形成しパターン形成することによって所望
の金属相互接続パターンを画定する。次いで、露出され
たアルミニウムを、例えば、Ｃβ２プラズマでエツチン
グし次いでアルミニウムエツチング液（例えば硝酸、１
！ｌ酸及び酢酸からなる溶液）内に短時間浸漬させるこ
とによってエツチングする。次いで、残存するアルミニ
ウム７９　（ｉ４Ｇ図及び第５に図）を約４５０℃の温
度で約３０分間水素雰囲気中において合金化させる。次
いで、ウェハに引掻き保護層（不図示）を形成し、公知
の方法によってポンディングパッド用の開口を形成し、
その他のコンポーネントへ電気的な相互接続を形成する
ことを可能とする。その結果骨られる構造を第５に図に
断面で示しである。

以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能である事は勿論である。

【図面の簡単な説明】

第１図は従来のスタティックＲＡＭセルを示した概略図
、第２図は本発明に基づいて構成されたスタティックＲ
ＡＭセルの１実施例を示した概略図、第３図は装置内の
高抵抗に起因してストアされているデータが不安定であ
ることを描写したＲＡＭＨ置の１部を示した概略図、第
４ａ図乃至第４ｇ図は本発明の１実施例に基づいて構成
されるＲＡＭ装置の１部を示した各平面図、第５ａ図乃
至第５に図は第４ａ図乃至第４ｇ図の装置の構成を示し
た第４ｇ図のＡ−Ａ線に冶ってとった各断面図１．であ
る。 （符号の説明） １０．１１　：　　メモリセル　　　１９：　ビット線
２０：　ビット線　　　　２３：　ワード線３１：　基
板　　　　　　３２：　酸化物層５０：　ホトレジスト
層 ５１：　Ｐウェル ５３：　ホトレジスト層 ５４二　酸化物層　　　　５５：　窒化物層５６二　Ｎ
ウェル ５７：　フィールド酸化膜領域 ３５− ６３：　ゲート酸化膜領域 ６７：　ポリシリコン層（ポリ■） ６８：　ポリシリコン第２層（ポリ■）特許出願人　　
　フェアチアイルド　カメラアンド　インストルメント コーポレーション ３６− ＦＩＧ、４ａ ＦＩＧ、　４ｂ 特開昭５９−４１６０　（’ＩＩ） 手続補正書 昭和５８年　８月５日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　１
１０２９２　　号２、発明の名称　　　スタティックＲ
ＡＭセル３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　　自　　発 ６、補正により増加する発明の数　　　な　　し７、補
正の対象　　　　　図　　面 ８、補正の内容　　　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、単一の２進数〈ビット）をストアすることの可能な
   半導体メモリセルにおいて、第１電圧供給用リードと、
   低固有抵抗第２電圧供給用り一ドと、ワード線と、ビッ
   ト線と、ビット線と、各々がドレインを具備すると共に
   各々がゲートを前記ワード線に接続している第１トラン
   ジスタ及び第２トランジスタであって前記第１トランジ
   スタのソースが前記ビット線に接続されており前記第２
   トランジスタのソースが前記ビット線に接続されている
   第１トランジンスタ及び第２トランジスタと、各々がゲ
   ート及びドレインを具備しており各々がソースを前記低
   固有抵抗第２電圧供給用リードに接続されている第３ト
   ランジスタ及び第４トランジスタであって前記第３トラ
   ンジスタのゲートが前記第１トランジスタのドレインに
   接続されると共に前記第４トランジスタのドレインに接
   続されており前記第４トランジスタの前記ゲートが前記
   第２トランジスタのドレインに接続されると共に前記第
   ３トランジスタのトレインに接続されている第３及び第
   ４トランジスタと、第１負荷装置及び第２負荷装置であ
   って前記第１負荷装置が前記第１電圧供給用リードと前
   記第３トランジスタのゲートとの間に接続されており且
   つ前記第２負荷装置が前記第１電圧供給用リードと前記
   第４トランジスタのゲートとの間に接続されている第１
   負荷装置及び第２負荷装置とを有することを特徴とする
   セル。 ２、上記第１項において、前記第１電圧供給用リードが
   ポリシリコンを有することを特徴とするセル。 ３、上記第１項において、前記第２電圧供給用リードが
   ポリシリコンを有することを特徴とするセル。 ４、上記第１項において、前記第２電圧供給用リードが
   ポリシリコンからなる第１層を有しており、且つ前記第
   １電圧供給用リードが前記ポリシリコンからなる第１層
   の上方に位置されそれから離間されて設けられたポリシ
   リコンからなる第２層を有することを特徴とするセル。 ５、上記第４項において、前記ポリシリコンからなる第
   １層が金属シリサイドを有することを特徴とするセル。 ６、上記第５項において、前記金属シリサイドがチタン
   シリ号イド、タングステンシリサイド及びモリブデンシ
   リサイドの内から選択されたものであることを特徴とす
   るセル。 ７、上記第１項において、前記第１負荷装置及び第２負
   荷装置が抵抗を有することを特徴とするセル。 ８、上記第１項において、前記第１負荷装置及び第２負
   荷装置がＭ１デプリション負荷トランジスタ及び第２デ
   プリシヨン負荷トランジスタを有することを特徴どする
   セル。 ９、上記第８項において、前記第１デプリション負荷Ｉ
   −ランジスタがそのゲート及びそのソースを前ｊｊ［！
   第３トランジスタのゲートへ共通に接続されておりその
   ドレインが前記第１電圧供給用リードに接続されている
   １〜ランジスタを有しており。 且つ前記第２デプリシヨン負荷トランジスタがそのゲー
   ト及びソースを前記第４１ヘランジスタのゲートへ共通
   に接続されておりそのドレインが前記第１電圧供給用リ
   ードに接続されているトランジスタを有することを特徴
   とするセル。 １０、上記第９項において、前記各負荷トランジスタが
   前記負荷トランジスタのソース、ドレイン及びチャンネ
   ルとして機能するポリシリコンからなる第１層を有する
   と共に、前記チャンネルの上方であってそれと電気的に
   分離して設けられたポリシリコンから形成されているゲ
   ートを有することを特徴とするセル。