JPS60234367A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
- Publication number
- JPS60234367A JPS60234367A JP59089415A JP8941584A JPS60234367A JP S60234367 A JPS60234367 A JP S60234367A JP 59089415 A JP59089415 A JP 59089415A JP 8941584 A JP8941584 A JP 8941584A JP S60234367 A JPS60234367 A JP S60234367A
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- layer
- offset
- low
- relatively high
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は内部抵抗の低減と耐圧の向上を図ったオフセッ
ト構造のＭＩＳ型電界効果トランジスタ（ＭＩ ５ＦＥ
Ｔ ）Ｋ関するものである。
ト構造のＭＩＳ型電界効果トランジスタ（ＭＩ ５ＦＥ
Ｔ ）Ｋ関するものである。
ＭＩＳＦＥＴのドレイン耐圧を向上するために、ゲート
電極とドレイン領域との間にオンセット領域を設けたＬ
Ｄ Ｄ （Ｌｉｇｈｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造と称するオフセット構造のＭＩ ５ＦＥＴが提案
されて（・る（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ。
電極とドレイン領域との間にオンセット領域を設けたＬ
Ｄ Ｄ （Ｌｉｇｈｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造と称するオフセット構造のＭＩ ５ＦＥＴが提案
されて（・る（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、ＶＯＬ。
ＥＤ ２９．ｐｐ ５９０−５９５．ＡＰＲＩＬ１９８
２）。例えば、第１図に示すように、半導体基板１の主
面上にゲート絶縁膜２を介してゲート電極３をバターニ
ング形成した上で不純物を低濃度てイオン打込みし、そ
の後ゲート電極３の側部忙サイドウオール４を形成して
今度は高濃度に不純物をイオン打込みすることにより、
低濃度のオフセット部５を介して高濃度のソース０ドレ
イン領域６を配置したり、ＤＤ構造のＭＩＳＦＥＴ７を
完成できる。
２）。例えば、第１図に示すように、半導体基板１の主
面上にゲート絶縁膜２を介してゲート電極３をバターニ
ング形成した上で不純物を低濃度てイオン打込みし、そ
の後ゲート電極３の側部忙サイドウオール４を形成して
今度は高濃度に不純物をイオン打込みすることにより、
低濃度のオフセット部５を介して高濃度のソース０ドレ
イン領域６を配置したり、ＤＤ構造のＭＩＳＦＥＴ７を
完成できる。
このＬＤＤ構造によれば、低濃度に形成したオフセット
部５０作用によりドレイン領域６とゲート電極３との間
の電界を緩和してドレイン耐圧の向上を図る一方で、チ
ャネルをドレイン領域６に接続してＭＩＳＦＥＴの動作
を保障することになる。
部５０作用によりドレイン領域６とゲート電極３との間
の電界を緩和してドレイン耐圧の向上を図る一方で、チ
ャネルをドレイン領域６に接続してＭＩＳＦＥＴの動作
を保障することになる。
しかしながら、このＬＤＤ構造について本発明者が検討
を加えたところ、オフセｙ）部５の濃度が高くなると耐
圧が低下されることになり、逆に濃度を低くするとオフ
セント部５の抵抗が増大してＭ Ｉ Ｓ Ｆ Ｅ ’ｒ
の相互コンダクタンス（ｇｍ）が低下され、両特性を共
に満足させるためにはオフセット部の濃度の設定が極め
て難かしいものになることが明らか圧なった。
を加えたところ、オフセｙ）部５の濃度が高くなると耐
圧が低下されることになり、逆に濃度を低くするとオフ
セント部５の抵抗が増大してＭ Ｉ Ｓ Ｆ Ｅ ’ｒ
の相互コンダクタンス（ｇｍ）が低下され、両特性を共
に満足させるためにはオフセット部の濃度の設定が極め
て難かしいものになることが明らか圧なった。
一方、ＬＤＤ構造はオフセント部５を設けるためにＭＩ
５ＦＥＴの全長が大きくなり、素子の微細化に不利と
なる。特に、半導体装置（ＬＳＩ等）において耐圧が問
題となる素子数は全体の一部であるのに拘らず全素子を
ＬＤＤ構造にすることは高集積化の障害になり、かつ他
の素子のｇｍ向上の支障となる。このようなことから、
一部の素子のみをＬＤＤ構造とし、他の素子（耐圧に問
題の生じない素子）は通常のＭＩＳ構造にすることも考
えられているが、ソース・ドレイン領域の形成に際して
画素子を別個の工程で形成するのでは工程数を（・たず
らに増大して製造工率が低下する一方、画素子を同時に
形成するのでは不純物濃度が両者間で調整し難く、所望
の特性を得ることが難かしく・。
５ＦＥＴの全長が大きくなり、素子の微細化に不利と
なる。特に、半導体装置（ＬＳＩ等）において耐圧が問
題となる素子数は全体の一部であるのに拘らず全素子を
ＬＤＤ構造にすることは高集積化の障害になり、かつ他
の素子のｇｍ向上の支障となる。このようなことから、
一部の素子のみをＬＤＤ構造とし、他の素子（耐圧に問
題の生じない素子）は通常のＭＩＳ構造にすることも考
えられているが、ソース・ドレイン領域の形成に際して
画素子を別個の工程で形成するのでは工程数を（・たず
らに増大して製造工率が低下する一方、画素子を同時に
形成するのでは不純物濃度が両者間で調整し難く、所望
の特性を得ることが難かしく・。
本発明の目的はドレイン耐圧を向上する一方で内部抵抗
を低減して相互コンダクタンスの向上を図り、かつＬＤ
Ｄ構造以外のＭ Ｉ Ｓ Ｆ Ｅ Ｔとの製造マツチン
グを可能にしく半導体装置の微細化および高集積化を達
成することのできるＭＩＳ型電界効果トランジスタを提
供することにある。
を低減して相互コンダクタンスの向上を図り、かつＬＤ
Ｄ構造以外のＭ Ｉ Ｓ Ｆ Ｅ Ｔとの製造マツチン
グを可能にしく半導体装置の微細化および高集積化を達
成することのできるＭＩＳ型電界効果トランジスタを提
供することにある。
本発明の前記ならび九そのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、オフセット構造のＭＩＳＦ：ＥＴのオフセッ
ト部に形成する不純物領域を比較的に濃度が高くかつ浅
く形成した層と、低濃度でかつ若干深（形成した層の２
層構造として構成することにより、全体としてＬＤＤ構
造による耐圧の向上を図ると共に比較的に高濃度の層に
より抵抗の低減を図ってｇｍの低下を防止し、かつ両層
の不純物濃度の自由度が増大できることから他の素子と
のマツチングを容易に行なうことができ、実質的に高集
積の半導体装置の製造を可能にするものである。
ト部に形成する不純物領域を比較的に濃度が高くかつ浅
く形成した層と、低濃度でかつ若干深（形成した層の２
層構造として構成することにより、全体としてＬＤＤ構
造による耐圧の向上を図ると共に比較的に高濃度の層に
より抵抗の低減を図ってｇｍの低下を防止し、かつ両層
の不純物濃度の自由度が増大できることから他の素子と
のマツチングを容易に行なうことができ、実質的に高集
積の半導体装置の製造を可能にするものである。
第２図は本発明のＭＩＳＦＥＴの基本構成図であり、第
３図囚〜ＩｃＩはその製造工程図である。即ち、第３図
人のように、例えばＰ型シリコン基板１０の表面にゲー
ト絶縁膜１１を形成し、その上にメタル又はポリシリコ
ンのゲート電極１２をパターニング形成する。そして、
先ずＰ（りん）をセルフつライン法により低濃度にイオ
ン打込みし、次いでＡｓ（ひ素）を同様な方法により比
較的高い濃度にイオン打込みする。そして、これを活性
化すれば、ＰとＡｓの拡散速度の違いにより同図Ｂ）の
ように若干深い低濃度（Ｎ−）層１３と、浅（て比較的
高濃度（Ｎ）１４０層とからなる２層構造が形成できる
。次いで、全面にＣＶＤ法等によりＳ、 ｉ ０．膜１
５を形成しかつこれをＲＩＥエツチング処理することに
より同図［Ｃ１のようにゲート電極の両側にサイドウオ
ニル１６を形成する。その上で、Ａｓを今度は高濃度に
イオン打込みしかつこれを活性化すること匠より、第２
図に示すようにオフセット構造の高濃度（Ｎ＋）のソー
ス・ドレイン領域１７を形成でき、先のオフセット領域
の２層１３．１４とでＬＤＤ構造を構成する。因みに、
低濃度層１３のＰのドーズ量は５×１０〜Ｉ Ｘ ｌ
Ｏ”７ｃｍ”、比較的高濃度層１４のＡｓのドーズ量は
５×１０″〜２×１０Ｉｓ／ＣｒｒＩＩＣｒｒｆ＆。
３図囚〜ＩｃＩはその製造工程図である。即ち、第３図
人のように、例えばＰ型シリコン基板１０の表面にゲー
ト絶縁膜１１を形成し、その上にメタル又はポリシリコ
ンのゲート電極１２をパターニング形成する。そして、
先ずＰ（りん）をセルフつライン法により低濃度にイオ
ン打込みし、次いでＡｓ（ひ素）を同様な方法により比
較的高い濃度にイオン打込みする。そして、これを活性
化すれば、ＰとＡｓの拡散速度の違いにより同図Ｂ）の
ように若干深い低濃度（Ｎ−）層１３と、浅（て比較的
高濃度（Ｎ）１４０層とからなる２層構造が形成できる
。次いで、全面にＣＶＤ法等によりＳ、 ｉ ０．膜１
５を形成しかつこれをＲＩＥエツチング処理することに
より同図［Ｃ１のようにゲート電極の両側にサイドウオ
ニル１６を形成する。その上で、Ａｓを今度は高濃度に
イオン打込みしかつこれを活性化すること匠より、第２
図に示すようにオフセット構造の高濃度（Ｎ＋）のソー
ス・ドレイン領域１７を形成でき、先のオフセット領域
の２層１３．１４とでＬＤＤ構造を構成する。因みに、
低濃度層１３のＰのドーズ量は５×１０〜Ｉ Ｘ ｌ
Ｏ”７ｃｍ”、比較的高濃度層１４のＡｓのドーズ量は
５×１０″〜２×１０Ｉｓ／ＣｒｒＩＩＣｒｒｆ＆。
ソース・ドレイン領域１７のＡｓのドーズ量は１Ｘｌ
０”７ｃｍとしている。また、各層１３゜１４および領
域１７の深さく第２図Ｄｔ 、Ｄ、。
０”７ｃｍとしている。また、各層１３゜１４および領
域１７の深さく第２図Ｄｔ 、Ｄ、。
Ｄａ）は夫々０．１ μｍ 、 ０．１５〜０．２ μ
ｍ、０．３ μｍ程度である。
ｍ、０．３ μｍ程度である。
したがって、この基本構成のＬＤＤ構造のＭＩＳＦＥＴ
によれば、ゲート電極１２Ｉ／ｃ対してソース−ドレイ
ン領域１７はオフセットされており、かつそのオフセン
ト領域の基板下側に向けて低濃度層１３が形成されてい
るので、ゲート、ドレイン間の電界の緩和を図り耐圧の
向上が達成できる。
によれば、ゲート電極１２Ｉ／ｃ対してソース−ドレイ
ン領域１７はオフセットされており、かつそのオフセン
ト領域の基板下側に向けて低濃度層１３が形成されてい
るので、ゲート、ドレイン間の電界の緩和を図り耐圧の
向上が達成できる。
一方、オフセット領域の基板表面側には比較的圧高い濃
度層１４が形成されているのでこの領域における抵抗の
増大を抑止し、相互コンダクタンス（ｇｍ）の低下を防
止することができる。これにより、相反する耐圧とｇｍ
の問題を一挙て解消することができる。
度層１４が形成されているのでこの領域における抵抗の
増大を抑止し、相互コンダクタンス（ｇｍ）の低下を防
止することができる。これにより、相反する耐圧とｇｍ
の問題を一挙て解消することができる。
第４図および第５図は本発明をＥＰ−ＲＯＭに適用した
実施例であり、例えばＥＰＲＯＭのメモリセル２１にＸ
又はＹ選択用の低耐圧ＭＯ８ＦＥＴ２２．２２・・・と
高耐圧ＭＯ８ＦＥＴ２３を接続した回路構成とし、これ
を同一プロセスで製造する例である。即ち、メモリセル
２１としてフローティングゲート型ＭＯ８構造を、低耐
圧用２２には一般的なＭＯ８構造を、高耐圧用２３には
ＬＤＤ構造を夫々採用し、特に数の多いメモリセル２１
や低耐圧ＭＯ８ＦＥＴ２２の微細化による高集積化を図
っている。
実施例であり、例えばＥＰＲＯＭのメモリセル２１にＸ
又はＹ選択用の低耐圧ＭＯ８ＦＥＴ２２．２２・・・と
高耐圧ＭＯ８ＦＥＴ２３を接続した回路構成とし、これ
を同一プロセスで製造する例である。即ち、メモリセル
２１としてフローティングゲート型ＭＯ８構造を、低耐
圧用２２には一般的なＭＯ８構造を、高耐圧用２３には
ＬＤＤ構造を夫々採用し、特に数の多いメモリセル２１
や低耐圧ＭＯ８ＦＥＴ２２の微細化による高集積化を図
っている。
先ず、第５装置のようにメモリセル２１、低耐圧ＭＯ８
ＦＥＴ２２．高耐圧ＭＯ８ＦＥＴ２３いずれもＰ型シリ
コン基板２４上にゲート絶縁膜２５を形成し、その上に
ポリシリコン膜をパターニングしてゲート電極２６．２
７と７０−ティングゲート２８を形成する。表面を酸化
してＳｉＯｘ膜２９を形成後、セルファライン法により
ＰとＡｓを続いてイオン打込みする。Ｐのドーズ量は５
Ｘ１０ ７ｃｍ”、Ａｓのドーズ量は５ Ｘ １０”〜
Ｉ Ｘ １０” ／ ｃｍ”である。次にこれを活性化
して低濃度層３１と比較的高濃度層３２を形成した後に
、同図［Ｆ］）のように全面にポリシリコン膜を形成し
かつパターニングすることによりメモリセル２１の７０
−ティングゲート２８上にのみコントロールゲート３０
を形成する。そして、表面酸化後に同図ｔｃＩのように
７オトレジスト膜をパターニングして高耐圧ＭＯ８ＦＥ
Ｔ２３のゲート電極２６のドレイン側の部分にのるフォ
トレジストマスク３３を形成し、しかる上で全面にＡｓ
を高濃度にイオン打込みする。Ａｓのドーズ量は１×１
０” ／ ｃｒｎ’である。そして、これを活性化すれ
ば、同図ＣＤＩのように、夫々ソース・ドレイン領域３
４．３５．３６が形成できる。この場合、高耐圧ＭＯ８
ＦＥＴ２３のドレイン領域３４ａとゲート電極２６とは
オフセントされ、オフセット領域に形成された低濃度層
３１と比較的高濃度層３２とで２層のＬＤＤ構造とされ
ている。また、メモリセル２１と低耐圧ＭＯ８ＦＥＴ２
２のソース・ドレイン領域３６．３５は前述の比較的高
濃度層３２を吸収した非オフセント構造であるが、Ｐと
Ａｓの拡散の相違により夫々２層、Ａｓ層３１゜３６と
３１．３５の２層構造とされる。このため、必要なチャ
ネル長Ｌｅｆｆを得るため九は△Ｌ（２層の長さ）だけ
ゲート長Ｌｇを太きくしなければならないが、Ｐのドー
ズ量を例えば前述のように設定すれば△Ｌを最小限に抑
えた状態で高耐圧ＭＯ８ＦＥＴ２３に必要なソース・ド
レイン領域（特にドレイン領域３４ａとオフセント領域
の各層３１．３２）の不純物濃度を得ることができ、全
てのＭＯＳＦＥＴのマツチングをとることができる。
ＦＥＴ２２．高耐圧ＭＯ８ＦＥＴ２３いずれもＰ型シリ
コン基板２４上にゲート絶縁膜２５を形成し、その上に
ポリシリコン膜をパターニングしてゲート電極２６．２
７と７０−ティングゲート２８を形成する。表面を酸化
してＳｉＯｘ膜２９を形成後、セルファライン法により
ＰとＡｓを続いてイオン打込みする。Ｐのドーズ量は５
Ｘ１０ ７ｃｍ”、Ａｓのドーズ量は５ Ｘ １０”〜
Ｉ Ｘ １０” ／ ｃｍ”である。次にこれを活性化
して低濃度層３１と比較的高濃度層３２を形成した後に
、同図［Ｆ］）のように全面にポリシリコン膜を形成し
かつパターニングすることによりメモリセル２１の７０
−ティングゲート２８上にのみコントロールゲート３０
を形成する。そして、表面酸化後に同図ｔｃＩのように
７オトレジスト膜をパターニングして高耐圧ＭＯ８ＦＥ
Ｔ２３のゲート電極２６のドレイン側の部分にのるフォ
トレジストマスク３３を形成し、しかる上で全面にＡｓ
を高濃度にイオン打込みする。Ａｓのドーズ量は１×１
０” ／ ｃｒｎ’である。そして、これを活性化すれ
ば、同図ＣＤＩのように、夫々ソース・ドレイン領域３
４．３５．３６が形成できる。この場合、高耐圧ＭＯ８
ＦＥＴ２３のドレイン領域３４ａとゲート電極２６とは
オフセントされ、オフセット領域に形成された低濃度層
３１と比較的高濃度層３２とで２層のＬＤＤ構造とされ
ている。また、メモリセル２１と低耐圧ＭＯ８ＦＥＴ２
２のソース・ドレイン領域３６．３５は前述の比較的高
濃度層３２を吸収した非オフセント構造であるが、Ｐと
Ａｓの拡散の相違により夫々２層、Ａｓ層３１゜３６と
３１．３５の２層構造とされる。このため、必要なチャ
ネル長Ｌｅｆｆを得るため九は△Ｌ（２層の長さ）だけ
ゲート長Ｌｇを太きくしなければならないが、Ｐのドー
ズ量を例えば前述のように設定すれば△Ｌを最小限に抑
えた状態で高耐圧ＭＯ８ＦＥＴ２３に必要なソース・ド
レイン領域（特にドレイン領域３４ａとオフセント領域
の各層３１．３２）の不純物濃度を得ることができ、全
てのＭＯＳＦＥＴのマツチングをとることができる。
本実施例によれば、メモリセル２１．低耐圧ＭＯ８ＦＥ
Ｔ２２ 、高耐圧ＭＯ８ＦＥＴ２３を夫々同一の不純物
イオン打込み、拡散工程で形成でき、しかも高耐圧ＭＯ
８ＦＥＴ２３はオフセット領域を２層構造のＬＤＤ構造
とする一方、メモリセル２１、低耐圧ＭＯ８２２におい
ては非オフセント構造で各素子の長さを必要最小限の長
さに形成でき、かつ全ての素子において所要の不純物濃
度を確保することができる。勿論、高耐圧ＭＯ８ＦＥＴ
２３にあっては、前例と同様に耐圧の向上を図る一方で
相互コンダクタンスの低下を防止することができるので
ある。
Ｔ２２ 、高耐圧ＭＯ８ＦＥＴ２３を夫々同一の不純物
イオン打込み、拡散工程で形成でき、しかも高耐圧ＭＯ
８ＦＥＴ２３はオフセット領域を２層構造のＬＤＤ構造
とする一方、メモリセル２１、低耐圧ＭＯ８２２におい
ては非オフセント構造で各素子の長さを必要最小限の長
さに形成でき、かつ全ての素子において所要の不純物濃
度を確保することができる。勿論、高耐圧ＭＯ８ＦＥＴ
２３にあっては、前例と同様に耐圧の向上を図る一方で
相互コンダクタンスの低下を防止することができるので
ある。
（１）オフセント構造のＭＩＳＦＥＴのオフセット領域
を比較的に深い低濃度層と、浅くかつ比較的に高濃度の
層とで２層構造に構成しているので、低濃度層の作用に
よって耐圧の向上を図る一方で、比較的高濃度層の作用
によって低抵抗化を図り相互コンダクタンスの低下を防
止でき、相反する問題を一挙に解決することができる。
を比較的に深い低濃度層と、浅くかつ比較的に高濃度の
層とで２層構造に構成しているので、低濃度層の作用に
よって耐圧の向上を図る一方で、比較的高濃度層の作用
によって低抵抗化を図り相互コンダクタンスの低下を防
止でき、相反する問題を一挙に解決することができる。
＋２１ オフセット領域を２層構造としているので、不
純物濃度、特に低濃度層の濃度に自由度が生じ、通常の
ＭＩＳＦＥＴとのマツチングがとれて同一工程での製造
が可能となり、製造効率の向上が達成できる。
純物濃度、特に低濃度層の濃度に自由度が生じ、通常の
ＭＩＳＦＥＴとのマツチングがとれて同一工程での製造
が可能となり、製造効率の向上が達成できる。
（３１オフセット構造と非オフセット構造の各ＭＯ８Ｆ
ＥＴを同一工程でかつ良好なマツチングで形成できるの
で、耐圧を必要としないＭＯＳＦＥＴを全て非オフセッ
ト構造にして素子の微細化を図り、高集積化を達成でき
る。
ＥＴを同一工程でかつ良好なマツチングで形成できるの
で、耐圧を必要としないＭＯＳＦＥＴを全て非オフセッ
ト構造にして素子の微細化を図り、高集積化を達成でき
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、不純物のド
ーズ量や各層の深さ寸法等は要求される特性に応じて適
宜変更できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、不純物のド
ーズ量や各層の深さ寸法等は要求される特性に応じて適
宜変更できる。
また、オフセット構造の製造プロセスも従来利用されて
いる方法をそのまま利用することができる。
いる方法をそのまま利用することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＦＲＯＭに適用し
た場合について説明したが、それに限定されるものでは
なく、高耐圧ＭＩ ５ＦＥＴと低耐圧ＭＩＳＦＥＴが存
在して（・る半導体装置の全てに適用することができる
。
をその背景となった利用分野であるＥＦＲＯＭに適用し
た場合について説明したが、それに限定されるものでは
なく、高耐圧ＭＩ ５ＦＥＴと低耐圧ＭＩＳＦＥＴが存
在して（・る半導体装置の全てに適用することができる
。
第１図はＬＤＤ構造を説明する断面図、第２図は本発明
の基本構造の断面図、 第３図囚〜ｔｅｌはその製造方法を示す断面工程図、第
４図は一実施例の回路の一部を示す図、第５図囚〜ＩＤ
Ｉはその製造工程および完成状態を示すための断面工程
図である。 １０・・・シリコン基板、１１・・ゲート絶縁膜、１２
・・・ゲート電極、１３・・低濃度層、１４・・比較的
高濃度層、１６・・サイドウオール、１７・・ソース・
ドレインｆｌＬ２１・・・メモリセル（ＦＡＭＯ８）、
２２・・・低耐圧ＭＯ８ＦＥＴ、２３・・・高耐圧ＭＯ
３ＦＥＴ、２４・・・Ｐ型シリコン基板、２５・・・ゲ
ート絶縁膜、２６．２７・・・ゲート電極、２８・・・
フローティングゲート、２９・・・Ｓｉｎ、膜、３０・
・コントロールゲート、３１・・・低濃度層、３２・・
・比較的高濃度層、３３・・フォトレジスト膜、３４゜
３５．３６・・ソース・ドレイン領域、３４ａ・・・ド
代坤へ 升岬士 尚 橘 門 大 箱 １ 図 ？ 第 ２ 図 ２
の基本構造の断面図、 第３図囚〜ｔｅｌはその製造方法を示す断面工程図、第
４図は一実施例の回路の一部を示す図、第５図囚〜ＩＤ
Ｉはその製造工程および完成状態を示すための断面工程
図である。 １０・・・シリコン基板、１１・・ゲート絶縁膜、１２
・・・ゲート電極、１３・・低濃度層、１４・・比較的
高濃度層、１６・・サイドウオール、１７・・ソース・
ドレインｆｌＬ２１・・・メモリセル（ＦＡＭＯ８）、
２２・・・低耐圧ＭＯ８ＦＥＴ、２３・・・高耐圧ＭＯ
３ＦＥＴ、２４・・・Ｐ型シリコン基板、２５・・・ゲ
ート絶縁膜、２６．２７・・・ゲート電極、２８・・・
フローティングゲート、２９・・・Ｓｉｎ、膜、３０・
・コントロールゲート、３１・・・低濃度層、３２・・
・比較的高濃度層、３３・・フォトレジスト膜、３４゜
３５．３６・・ソース・ドレイン領域、３４ａ・・・ド
代坤へ 升岬士 尚 橘 門 大 箱 １ 図 ？ 第 ２ 図 ２
Claims (1)
- 【特許請求の範囲】 １、 ゲート電極に対してソース・ドレイン領域のうち
少なくともいずれか一方の領域をオフセット配置すると
共に、オフセット領域を比較的深い低濃度層と、浅（か
つ比較的高濃度の層とで２層構造に構成したことを特徴
とするＭＩＳ型電界効果トランジスタ。 ２ ドレイン領域のみをオフセットに構成し、このオフ
セント領域を２層構造にしてなる特許請求の範囲第１項
記載のＭＩＳ型電界効果トランジスタ。 ８ りん等の拡散速度の大きい不純物を低濃度層として
用い、これよりも拡散速度の小さなひ素等の不純物を比
較的に高濃度な層およびソース・ドレイン傾城圧用いて
なる特許請求の範囲第１項又は第２項記載のＭＩＳ型電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089415A JPS60234367A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089415A JPS60234367A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60234367A true JPS60234367A (ja) | 1985-11-21 |
| JPH0564458B2 JPH0564458B2 (ja) | 1993-09-14 |
Family
ID=13970015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089415A Granted JPS60234367A (ja) | 1984-05-07 | 1984-05-07 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234367A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
| JPS634668A (ja) * | 1986-06-25 | 1988-01-09 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| US4928163A (en) * | 1985-03-20 | 1990-05-22 | Fujitsu Limited | Semiconductor device |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
-
1984
- 1984-05-07 JP JP59089415A patent/JPS60234367A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928163A (en) * | 1985-03-20 | 1990-05-22 | Fujitsu Limited | Semiconductor device |
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
| JPS634668A (ja) * | 1986-06-25 | 1988-01-09 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| WO1997036331A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | REDUCING REVERSE SHORT-CHANNEL EFFECT WITH LIGHT DOSE OF P WITH HIGH DOSE OF As IN N-CHANNEL LDD |
| US5920104A (en) * | 1996-03-25 | 1999-07-06 | Advanced Micro Devices, Inc. | Reducing reverse short-channel effect with light dose of P with high dose of as in n-channel LDD |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564458B2 (ja) | 1993-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3226650B2 (ja) | 横型二重拡散絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| US5296401A (en) | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof | |
| JP3489871B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| US5436483A (en) | Semiconductor integrated circuit device having a first MISFET of an output buffer circuit and a second MISFET of an internal circuit | |
| US5061649A (en) | Field effect transistor with lightly doped drain structure and method for manufacturing the same | |
| JPH04212465A (ja) | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 | |
| US7022574B2 (en) | Multi-voltage level semiconductor device and its manufacture | |
| US5610089A (en) | Method of fabrication of semiconductor integrated circuit device | |
| KR100270420B1 (ko) | 반도체장치를제조하는방법및상기방법에의해제조된반도체장치 | |
| JP2001156290A (ja) | 半導体装置 | |
| JP2005136150A (ja) | 半導体装置及びその製造方法 | |
| US5973370A (en) | Preventing boron penetration through thin gate oxide of P-channel devices in advanced CMOS technology | |
| US6525380B2 (en) | CMOS with a fixed charge in the gate dielectric | |
| US5721170A (en) | Method of making a high-voltage MOS transistor with increased breakdown voltage | |
| JPS60234367A (ja) | Ｍｉｓ型電界効果トランジスタ | |
| US6078079A (en) | Semiconductor device and method of manufacturing the same | |
| JP2790050B2 (ja) | 半導体装置の製造方法 | |
| JP2004200359A (ja) | 半導体装置及びその製造方法 | |
| JP2796047B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| US5850360A (en) | High-voltage N-channel MOS transistor and associated manufacturing process | |
| JPS62262462A (ja) | 半導体装置 | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JPH02306663A (ja) | 半導体装置の製造方法 | |
| JPS61210673A (ja) | Ｍｉｓ型半導体装置 | |
| JP3403117B2 (ja) | 半導体装置の製造方法 |