JPS6023506B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体記憶装置に関し、詳しくは、絶縁ゲート
型電界効果トランジスタと、情報蓄積部である半導体記
憶装置に関する。

〔発明の背景〕

周知のように、絶縁ゲート型電界効果トランジスタと、
情報蓄積部である容量をそなえた半導体記憶装置は、各
種用途に広く用いられているが、近年における集積密度
の著しい向上にともない、所要面積の減少が強く要望さ
れている。

〔発明の目的〕

本発明の目的は、所望面積が著しく４・さく、従来より
もはるかに集積密度の高い半導体記憶装置を提供するこ
とである。

〔発明の概要〕

上記目的を達成するため、本発明は、半導体基板の主表
面から内部へ向けて形成された紬孔を容量に利用し、上
記細孔の表面上に、上記絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜とは異なる絶縁膜と電極を積層して
形成するものである。

〔発明の実施例〕 第１図ａおよびｂに本発明の概念図を示した。

ａにドレィン容量の場合、ｂに反転容量の場合を示した
。本発明の骨子は、半導体基板４中に紬孔１６を堀り、
この紬孔の内壁の表面を容量として用いることにあり、
基板表面閉口部の面積に対し著しく細孔内壁面積を拡大
することができることを特徴とする。こうすれば平面面
積を増加することなく記憶容量を拡大することができ従
釆法の欠点であった多段接続の不利を飛躍的に減少させ
ることができる。従釆例によると１００仏ｍ□の容量で
約ｌｐＦとなるが第１図の紬孔は開□部２〃ｍ×１００
ムｍで５０ｒｍの深さを容易に形成できるから容量の面
積は同じで基板表面の面積は１／５０に縮小できる。

この例では少なくとも５の音の集積度が従来と同じ基板
面積で実現される。また同じ規模であれば１／５０に面
積を縦４・でき、本発明の実施効果は測り知れないもの
がある。次に細孔の形成法を述べる。

従釆からＫＯＨの水溶液を用いたエッチング法が知られ
ており、これはシリコンの｛１１１｝面のエッチング速
度が特に遅く、適当な条件を選べば｛１ １ １｝面以
外の面の１／４００の速度にすることも可能である。す
なわち方位依存エッチング（ｏｒｉｅｎねｔｉｏｎｄｅ
ｐｅｎｄｅｎｔｅｔｃｈｉｎｇ）を用いて最もエッチン
グ速度の遅い｛１１１｝面を精度よく形成することがで
きる。この説明を第２図に示す。本発明の主旨上細孔を
縦方向に深く形成するので基板表面は｛１１０｝面ある
いはその近傍（以下｛１１０｝面と託す場合、特に断わ
らない限りその近傍も含むことにする。その近傍とは｛
１１０｝面から２０ｏ以内とする。｛１１０｝面の場合
２０ｏ以内に他の低指数面はない）である必要がある。
第２図に示すごとく｛１１０｝面上に形成したエッチン
グ孔側線１７を形成する。

エッチングのマスクとしてはシリコンのエッチング速度
より十分遅い物質ならなんでもよいが、通常よくＳｉ０
２が用いられる。このＳｉ０２膜に幅山のエッチングマ
スク孔を形成し、しかる後にＫＯＨの水溶液でヱッチン
グする。｛１１０｝面のエッチング速度とＫＯＨ濃度の
測定値を第３図に示す。エッチング速度のＫＯＨ濃度依
存性は小さいが、エッチング面の平滑さを考慮すると２
０％以上の濃度が適当である。たとえば液温８０℃ＫＯ
Ｈ濃度４０％の液を用いればエッチング速度１．２５山
ｍ／ｍｉｎとなる。この液を用いてたとえば６０分エッ
チングすると、エッチング孔の深さＤは７５仏ｍとなる
。第２図に示すごとくそのエッチング孔内壁面１８は｛
１１１｝面で構成され、エッチングマスク孔側線１７が
｛１ １ １｝面と｛１ １０｝面の交線である〔１１
２〕方向から８傭いたとすると、８が大きくなればなる
程内壁面の微４・な｛１１１｝面が多くなる。図ではス
テップの多い凹凸のある面を描いたが、これは原子的に
拡大して示したものであり、実際の内壁面は鏡面であり
、図の模式的な凹凸面は見ることができない。またエッ
チングマスク孔の幅いに比して一般に最終的なエッチン
グ孔の幅ＬＦは拡大し、その拡大量は強く８１こ依存す
る。

今拡大量をｍとし、次式で定義する。ｍニ三；三
【１｝ このｍはエッチングマスク側線からエッチング孔内壁面
までの距離である。

このｍをエッチング孔深さ○で規格化した値０との関係
を第４図に示す。８とｍ／Ｄはほぼ直線的な関係を示し
、８＝０ではｍが非常に４・さくなると予想される。

言いかえればエッチングマス孔側線が正確に〔１１２〕
方向であればほとんどエッチングマスク孔幅と同じ幅の
エッチング孔が形成できることを示している。現実には
８＝０という条件を用いることはできない。たとえば８
＝ｌｏの場合、上記のごとく７５〆ｍの深さのエッチン
グ孔を形成するとｍ＝２．６仏ｍとなる。すなわちエッ
チングマスク孔の幅ＬｏがｌＡｍであっても、両端に２
．６仏ｍずつ拡大し、最終的には６．６ｒｍのエッチン
グ孔幅となる。以上本発明を実施する際の紬孔形成エッ
チング法の説明を行ったが、本発明はエッチング方法を
限定するものではなく、エッチング法の種類を問わない
。

以下詳細な実施例を用いて本発明を説明する。

また本発明の説明では上述した紬孔形成エッチングをＯ
ＤＥ（ＯｒｉｅｎｔａｔｉｏｎＤｅｐｅｎｄｅｎｔＥｔ
ｃｈｉｎｇ）と略称して用い、特に詳細なエッチング条
件をその都度断わらないとする。また本発明の構成はド
レィン容量（第１図ａ）あるいは反転容量（第１図ｂ）
を用いることができるので、まずドレイン容量の実施例
を先に説明する。第５図に本発明の実施例を示した。

まずａに示すように基板４上にエッチングのマスクとな
る絶縁膜（Ｓｉ０２がよく用いられる）にエッチング孔
１９をフオトェッチング法によって形成する。しかる後
にＯＤＥによって細孔１６を形成し、ｂに示すように、
ソースとなる領域と細孔部の絶縁膜を除き公知の熱拡散
やイオン打込み法によって第１導電型の基板と逆の第２
導電型の領域５を形成する。ｃに示すようにしかる後に
熱酸化法などによって絶縁膜６を被着し、フオトェッチ
ング法等によって電極接続孔２０を形成し、しかる後に
ｄに示すようにゲート電極８、ソース電極７を形成する
。こうすることによって第１図ａに示した本発明の構造
が実現できる。本発明の他の実施例を第６図に示す。

ａまでは第５図に示した方法と同様である。しかる後ｂ
に示すように所定の絶縁膜６上に自己整合電極２１を形
成しこれをマスクとしてｃに示すように公知のイオン打
込みや熱拡散法によって第２導電型の領域５を形成する
。自己整合電極２１はイオン打込みあるいは熱拡散耐え
るものであればよく、熱拡散法では多結晶シリコンやＭ
ｏ、Ｗなどの高融点金属などがよく用いられる。さらに
その上にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏ
ｓｉｔｉｏｎ）法によるＳｉ０２膜やこれにりんやほう
素を添加した俺Ｇ（Ｐｈｏｓｐｈｏ‐ｓｉｌｃａに Ｇ
ｌａｓｓ）や斑Ｇ（舷ｒｏ‐ｓｉｌｉｃａにＧｌａｓｓ
）で代表される第２層絶縁膜２２を被着し、ソース領域
と、自己整合電極２１に接続するスース電極７とゲート
電極８を接続する。本実施例はソース領域およびドレィ
ン領域とゲートが自己整合で形成されるので素子の微小
化が達成される。第７図に本発明の他の実施例を示した
。ａに示すように絶縁膜６を形成し、所定の部分に自己
整合型電極２１を形成する。この電極をＯＤＥエッチン
グのマスクとするのであるから、ＫＯＨ水溶液に離溶で
ある必要があるが、前記の多結晶シリコン、Ｍｏ、Ｗ等
は溶け易い。それ故さらに絶縁膜６を電極２１上にも被
着する必要がある。次にｂに示すようにＯＤＥによって
紬孔１６を形成し次に電極２１をマスクとしてソース部
の絶縁膜６を除去する。しかる後にｃに示すように公知
のイオン打込みや熱拡散法によって第２導電型の領域５
を形成し、第２層絶縁膜２２を被着する。さらにｄに示
すように電極接続孔２０をフオトェッチング法によって
形成し、ソース電極７とゲート電極８を形成する。本実
施例は紬孔とドレィンとソースとゲートの４者が自己整
合されているので第５図，第６図に示した実施よりさら
に微小化できうる。このとき自己型電極２１は平面図ｅ
に示すように紬孔１６のまわりを取り囲むようにして形
成されている。以上３つの本発明の実施例を説明したが
第５図、第６図の場合ドレィンとゲートは一方向に並ん
でいる例を用いた。

これは第８図に示すように紬孔１６を取り囲むようにゲ
ート電極およびソースとなる第２導電型領域５を形成す
ることができる。また以上３つの本発明の実施例はすべ
て１つの素子を用いて説明したが、これをマトリックス
状に配列するとソース領域の接続であるデータ線と、ゲ
ートの接続であるワード線１・３は互いに交叉する。

このときに以上３つの実施例はゲート電極８とソース電
極７と同じ面内で分離することができない。これを解決
するにはソースの第２導電型領域５からソース電極７を
接続することなく基板４の表面上をあわせればよい。し
かしこうするとゲートとなる自己整合型電極２１の直下
には領域５が形成できないわけであるから第６図，第７
図の場合には領域５を形成する以上にあらかじめソース
接続用の領域５を形成しておく必要がある。これには第
９図ａに示すごとく絶縁膜のマスク６の一部を除去して
公知のイオン打込みや熱拡散法によって第２導電型の領
域５を形成するが、ｂに示すように基板全面に領域５を
形成した後ソース領域となる領域５を残して他を除去す
る方法を用いることができる。

第１０図に本発明のマトリックス状に配列した実施例を
示す。

ａはソースとゲートが一方向に並んだもの、ｂはゲート
を囲むように形成したソースの場合である。上述した方
法を用いてソースとなる第２導電型の領域５をデータ線
とし、ゲートとなる自己整合型電極２１をワード線とす
る。このとき平行に並んだソース間は電気的に分離する
必要があり各間に分離帯２３を形成する。この分離帯は
、この上の絶縁膜を５０００Ａ以上に厚くするか、ある
いはこの部分に基板と同じ導電型となる不純物を添加す
るか、あるいは第３の電極を絶縁膜６を介して電極２１
の下に形成し、基板上にチャンネルが形成されて導適状
態になるのを防ぐように電圧を印加するか等のいくつか
の方法が知られているが、本発明はその方法を限定しな
い。第１１図に本発明の他の実施例を示した。これは第
１，２，５図のｂの反転容量を用いたものであり第１１
図中ａに示すようにソースとなる第２導電型の領域５を
形成し、しかる後にｂに示すようにＯＤＥによって所定
の部分に紬孔１６を形成する。さらにｃに示すように絶
縁膜６を形成した後、ソース上に電極接続孔２０を形成
すて、ｄに示すようにソース電極７、ゲート電極８、容
量電極９を形成し、紬孔の内壁部を容量として用いる。
本発明の他に実施例を第１２図に示した。

これはゲートとソースを自己整合によって形成するもの
でａに示すごとくＯＤＥによって細孔１６を形成した後
、表面全体を覆う絶縁膜６を形成し、ｂに示すように自
己整合電極２１を所定の位置に形成した後、これをマス
クとして公知のイオン打込みや熱拡散法によって第２導
電型の領域５を形成する。しかる後にｃに示すように第
２層絶縁膜２２を形成し、ｄに示すごとくソース電極７
、ゲート電極８、容量電極９を電極接続孔を通じて接続
する。こうすることによってソースとゲートと容量電極
が自己整合によって形成でき微小化に有効である。本発
明の他の実施例を第１３図に示した。

これはゲート、ソース、容量電極および紬孔を自己整合
によって形成するもので、ａに示すように前述の方法に
よって自己整合電極２１を形成した後これをＯＤＥエッ
チングの際にマスクとして用いるため１例として絶縁膜
６を彼着し、これをマスクとしてｂに示すようにＯＤＥ
エッチングして紬孔１６を形成した後、紬孔内壁を絶縁
膜６で覆う。しかる後にｃに示すように第２自己整合電
極２４を彼着し所定の部分を残す。その後公知のイオン
打込みや拡散によってソースとなる第２導電型領域５を
形成する。またこの領域５は第２自己整合電極２４を形
成する以前でもよい。その後ｄに示すように第２層絶縁
膜２２を形成し電極接続孔２０を形成した後ソース電極
７、ゲート電極８、容量電極９を接続する。こうすれば
各電極が互いに自己整合で形成できるのでさらに微小化
には有利である。第１４図に第１３図とは異なった配列
のソース、ゲート容量電極を自己整合によって形成した
本発明の他の実施例を示す。

これら第１５図，第１６図，第１７図及び第１８図に示
したように容量電極、ソース、ゲートを一方向に配列す
る方法の他に第１２図に示すように互いにとり囲むよう
にも配列できる。

またマトリックス状に多数の素子を配列する場合ソース
を共通にするときは前述したように第１３図に示した共
通のソースをあらかじめ形成すればよい。本容量電極を
もつ素子をマトリックス状に配列するには第１５図のよ
うにすればよい。これは第１０図のドレィン接合容量を
用いる場合に容量電極が加わった構成であり、図に示す
ようにゲート電極と容量電極を交互に配列すればよい。
こうすれば電極接続孔を形成することなくマトリックス
が構成できるので微小化しうる。本発明の説明には便宜
上絶縁膜６を基板表面にも、自己整合電極上にも同様に
形成したが各下地上で異なった絶縁膜を用いてもよい。

又本発明では｛１１０｝面のシリコン基板を用いるが、
他の低指数の面たとえば｛１１１｝，｛１００｝では表
面にほゞ垂直な紬孔は形成できないので本発明の実施効
果はほとんどなく、本発明は｛１１０｝面とその近傍約
２０ｏ以内が好ましい。

〔発明の効果〕上記説明から明らかなように、本発明に
よれば、半導体記憶装置の所要面積を著しく減少させる
ことができ、集積密度の向上に極めて有用である。

【図面の簡単な説明】

第１図は本発明の概念を示す断面図、第２図，第３図，
第４図は細孔の形成法を説明する図、第５図から第１５
図までは本発明の実施例を示す図である。 努′図 第２図 第３図 弟４図 拳Ｓ囚 多５図 多７図 多８図 多？図 多 ／。 図多 ′′ 図 姿 ／２ 図 第 ′３ 図 葵／４四 弟 ／Ｓ 図

Claims (1)

【特許請求の範囲】
1. １ 情報蓄積部である容量と絶縁ゲート型電界効果トラ
   ンジスタを含んでなる半導体記憶装置において、上記容
   量は、半導体基板の主表面から上記基板内部へ向けて形
   成された細孔の表面上に積層して形成された絶縁膜と容
   量電極を少なくとも有し、上記細孔の表面上に形成され
   た絶縁膜は上記電界効果トランジスタのゲート絶縁膜と
   異なることを特徴とする半導体記憶装置。