JPS6023507B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6023507B2 JPS6023507B2 JP58217718A JP21771883A JPS6023507B2 JP S6023507 B2 JPS6023507 B2 JP S6023507B2 JP 58217718 A JP58217718 A JP 58217718A JP 21771883 A JP21771883 A JP 21771883A JP S6023507 B2 JPS6023507 B2 JP S6023507B2
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- Japan
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- etching
- source
- hole
- insulating film
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体記憶装置に関し、詳しくは、絶縁ゲート
型電界効果トランジスタと、情報蓄積部である容量を含
む半導体記憶装置に関する。
型電界効果トランジスタと、情報蓄積部である容量を含
む半導体記憶装置に関する。
〔発明の背景〕周知のように、絶縁ゲート型電界効果ト
ランジスタと、情報蓄積部である容量をそなえた半導体
記憶装置は、各種用途に広く使用されているが、近年に
おける集積密度の著しい向上にともない、所要面積の減
少が強く要望されている。
ランジスタと、情報蓄積部である容量をそなえた半導体
記憶装置は、各種用途に広く使用されているが、近年に
おける集積密度の著しい向上にともない、所要面積の減
少が強く要望されている。
本発明の目的は、所要面積がしく小さく、従来よりはる
かに集積密度の高い半導体記憶装置を提供することであ
る。
かに集積密度の高い半導体記憶装置を提供することであ
る。
上言己目的を達成するため、本発明は、半導体基板から
内部へ向けて形成された溝を利用した複数の容量と、複
数の絶縁ゲート型電界効果トランジスタをマトリッス状
の配置して半導体記憶装置を形成するものある。
内部へ向けて形成された溝を利用した複数の容量と、複
数の絶縁ゲート型電界効果トランジスタをマトリッス状
の配置して半導体記憶装置を形成するものある。
第１図ａおよびｂに本発明の概念図を示した。
ａにドレン容量の場合、ｂに反転容量の場合を示した。
本発明の骨子は、半導体基板４中に細孔１６を掘り、こ
の細孔の内壁の表面を容量として用いることにあり、基
板表面開ロ部の面積に対し著しく細孔内壁面積を拡大す
ることができことを特徴とする。こうすれば平面面積を
増加することなく記憶容量を拡大することができ従来法
の欠点であった多段接続の不利を飛躍的に減少させるこ
とができる。従来例によると１００ムｍ□の容量で約ｌ
ｐＦとなるが第１図の細孔は開□部２仏ｍ×１００ムｍ
で５０Ａｍの深さを容易に形成できるから容量の面積は
同じで危板表面の面積は１／５０に縮小できる。
本発明の骨子は、半導体基板４中に細孔１６を掘り、こ
の細孔の内壁の表面を容量として用いることにあり、基
板表面開ロ部の面積に対し著しく細孔内壁面積を拡大す
ることができことを特徴とする。こうすれば平面面積を
増加することなく記憶容量を拡大することができ従来法
の欠点であった多段接続の不利を飛躍的に減少させるこ
とができる。従来例によると１００ムｍ□の容量で約ｌ
ｐＦとなるが第１図の細孔は開□部２仏ｍ×１００ムｍ
で５０Ａｍの深さを容易に形成できるから容量の面積は
同じで危板表面の面積は１／５０に縮小できる。
この例では少くとも５Ｍ音の集積度が従来と同じ基板面
積で実現される。また同じ規模であれば１／５０に面積
を縮小でき、本明の実施効果は測り知れないものがある
。次に細孔の形成法を述べる。
積で実現される。また同じ規模であれば１／５０に面積
を縮小でき、本明の実施効果は測り知れないものがある
。次に細孔の形成法を述べる。
従釆からＫＯＨの水溶液を用いたエッチング法が知られ
ており、これはシリコンの｛１１１｝面のエッチング速
度が特に遅く、適当な条件を選べば｛１１１｝面以外の
面の１／４００の速度にすることも可能である。すなわ
ち方位依存エッチング（ｏｒｉｅｎはｔｉｏｎｄｅｐｅ
ｎｄｅｎｔｅｔｃｈｉｎｇ）を用いて最もエッチング速
度の遅い｛１１１｝面を精度よく形成することができる
。この説明を第２図に示す。本発明の主旨上細孔を縦方
向に深く形成するので基板表面は｛１１１｝面あるいは
その近傍（以下｛１１１｝面と記す場合、特に断わらな
い限りその近傍も含むことにする。その近傍とは｛１１
０｝面から２０ｏ以内とする。｛１１０｝面の場合２０
ｏ以内の他の低指数面はない）である必要がある。第２
図に示すごとく｛１１０｝面上に形成したエッチングマ
スク孔側線１７を形成する。
ており、これはシリコンの｛１１１｝面のエッチング速
度が特に遅く、適当な条件を選べば｛１１１｝面以外の
面の１／４００の速度にすることも可能である。すなわ
ち方位依存エッチング（ｏｒｉｅｎはｔｉｏｎｄｅｐｅ
ｎｄｅｎｔｅｔｃｈｉｎｇ）を用いて最もエッチング速
度の遅い｛１１１｝面を精度よく形成することができる
。この説明を第２図に示す。本発明の主旨上細孔を縦方
向に深く形成するので基板表面は｛１１１｝面あるいは
その近傍（以下｛１１１｝面と記す場合、特に断わらな
い限りその近傍も含むことにする。その近傍とは｛１１
０｝面から２０ｏ以内とする。｛１１０｝面の場合２０
ｏ以内の他の低指数面はない）である必要がある。第２
図に示すごとく｛１１０｝面上に形成したエッチングマ
スク孔側線１７を形成する。
エッチングのマスクとしてはシリコンのエッチング速度
より十分遅い物質ならなんでもよいが、通常よくＳｉ０
２が用いられる。このＳｉ０２膜に幅Ｌｏのエッチング
マスク孔を形成し、しかる後にＫＯＨの水溶液でエッチ
ングする｛１１０｝面のエッチング速度とＫＯＨ濃度の
測定値を第３図に示す。エッチング速度のＫＯＨ濃度依
存性はさし、が、エッチング面の平滑さを考慮すると２
０％以上濃度が適当である。たとえば液温８０ｑＣＫＯ
Ｈ濃度４０％の液を用いればエッチング速度は１．２５
仏ｍ／ｍｉｎとなる。この液を用いてたとえば６０分エ
ッチングすると、エッチング孔の深さＤは７５ムｍとな
る。第２図に示すごとくそのエッチング孔内壁面１８は
｛１１１｝面で構成され、エッチングマスク孔側線７が
｛１ １１｝面と｛１１０｝面の交線である〔１１２〕
方向から８煩いたとすると、ａが大きくなればなる程内
壁面の微小な｛１１１｝面が多くなる。図ではステップ
の多い凹凸のある面を描いたが、これは原子的に拡大し
て示したものであり、実際の内壁面は鏡面であり、図の
模式的な凹凸面は見ることができない。またエッチング
マスク孔の幅Ｌｏに比して一般に最終的なエッチング孔
の幅ＬＦは拡大し、その拡大量は強くａ‘こ依存する。
より十分遅い物質ならなんでもよいが、通常よくＳｉ０
２が用いられる。このＳｉ０２膜に幅Ｌｏのエッチング
マスク孔を形成し、しかる後にＫＯＨの水溶液でエッチ
ングする｛１１０｝面のエッチング速度とＫＯＨ濃度の
測定値を第３図に示す。エッチング速度のＫＯＨ濃度依
存性はさし、が、エッチング面の平滑さを考慮すると２
０％以上濃度が適当である。たとえば液温８０ｑＣＫＯ
Ｈ濃度４０％の液を用いればエッチング速度は１．２５
仏ｍ／ｍｉｎとなる。この液を用いてたとえば６０分エ
ッチングすると、エッチング孔の深さＤは７５ムｍとな
る。第２図に示すごとくそのエッチング孔内壁面１８は
｛１１１｝面で構成され、エッチングマスク孔側線７が
｛１ １１｝面と｛１１０｝面の交線である〔１１２〕
方向から８煩いたとすると、ａが大きくなればなる程内
壁面の微小な｛１１１｝面が多くなる。図ではステップ
の多い凹凸のある面を描いたが、これは原子的に拡大し
て示したものであり、実際の内壁面は鏡面であり、図の
模式的な凹凸面は見ることができない。またエッチング
マスク孔の幅Ｌｏに比して一般に最終的なエッチング孔
の幅ＬＦは拡大し、その拡大量は強くａ‘こ依存する。
今拡大量をｍとし、次式で定義する。ｍ＝千三
州 このｍはエッチングマスク側線からェング孔内壁面まで
の距離である。
州 このｍはエッチングマスク側線からェング孔内壁面まで
の距離である。
このｍをエッチング孔深さ○で規格化した値８との関係
を第４図に示す。８とｍ／Ｄはほぼ直線的な関係を示し
、８：０ではｍが非常に小さくなると予想される。
を第４図に示す。８とｍ／Ｄはほぼ直線的な関係を示し
、８：０ではｍが非常に小さくなると予想される。
言いかえればエッチング孔側線が正確に〔１１２〕方向
でればほとんどエッチングマスク孔幅と同じ幅のエッチ
ング孔が形成できることを示している。現実には８＝０
という条件を用いることはできない。たとえば０＝ｌｏ
の場合、上記のごとく７５山ｍの深さのェング孔を形成
するとｍ＝２．６仏ｍとなる。すなわちツチングマス孔
の幅−が１りｍであっても、両端に２．６仏ｍずつ拡大
し、最終的には６．６Ａｍのェング孔幅となる。以上本
発明を実施する際の紬孔形成エッチング法の説明を行っ
たが、本発明はエッチング方法を限定するものではなく
、エッチング法の種類を問わない。
でればほとんどエッチングマスク孔幅と同じ幅のエッチ
ング孔が形成できることを示している。現実には８＝０
という条件を用いることはできない。たとえば０＝ｌｏ
の場合、上記のごとく７５山ｍの深さのェング孔を形成
するとｍ＝２．６仏ｍとなる。すなわちツチングマス孔
の幅−が１りｍであっても、両端に２．６仏ｍずつ拡大
し、最終的には６．６Ａｍのェング孔幅となる。以上本
発明を実施する際の紬孔形成エッチング法の説明を行っ
たが、本発明はエッチング方法を限定するものではなく
、エッチング法の種類を問わない。
以下詳細な実施例を用いて本発明を説明する。
また本発明の説明では上述した紬孔形成エッチングをＯ
ＤＥ（Ｏｒｉｅｎｔａｔｉｏｎ Ｄｅｐｅｎｄｅｎｔ、
Ｅにｈｉｎｇ）と略称して用い、特に詳細なチング条件
をその都度断わらないとする。また本発明の構成はドレ
ィン容量（第１図ａ）あるいは反転容量（第１図ｂ）を
用いることができるので、まずドレイン容量の実施例を
先に説明する。第５図に本発明の実施例を示した。
ＤＥ（Ｏｒｉｅｎｔａｔｉｏｎ Ｄｅｐｅｎｄｅｎｔ、
Ｅにｈｉｎｇ）と略称して用い、特に詳細なチング条件
をその都度断わらないとする。また本発明の構成はドレ
ィン容量（第１図ａ）あるいは反転容量（第１図ｂ）を
用いることができるので、まずドレイン容量の実施例を
先に説明する。第５図に本発明の実施例を示した。
まずａに示ように基板４上にエッチングのマスクとる絶
縁膜（Ｓｉ０２がよく用いられる）にエッチング孔１９
をフオトェッチング法によって形成する。しかる後にＯ
ＤＥによって紬孔１６を形成し、ｂに示すように、ソー
スとなる領域と細孔部の絶縁膜を除き公知の熱拡散やイ
オン打込み法によって第１導電型の基板と逆の第２導電
型の領域５を形成する。ｃに示すようにしかる後に熱酸
化法などによって絶縁膜６を被看し、フオトチング法等
によって電極接続孔２０を形成し、しかる後にｄに示す
ようにゲート電極８、ソース電極７を成する。こうする
ことによって第１図ａに示した本発明の構造が実現でき
る。本発明の他の実施例を第６図に示す。
縁膜（Ｓｉ０２がよく用いられる）にエッチング孔１９
をフオトェッチング法によって形成する。しかる後にＯ
ＤＥによって紬孔１６を形成し、ｂに示すように、ソー
スとなる領域と細孔部の絶縁膜を除き公知の熱拡散やイ
オン打込み法によって第１導電型の基板と逆の第２導電
型の領域５を形成する。ｃに示すようにしかる後に熱酸
化法などによって絶縁膜６を被看し、フオトチング法等
によって電極接続孔２０を形成し、しかる後にｄに示す
ようにゲート電極８、ソース電極７を成する。こうする
ことによって第１図ａに示した本発明の構造が実現でき
る。本発明の他の実施例を第６図に示す。
ａまでは第５図に示した方法と同様である。しかる後ｂ
に示すように所定の絶縁膜６上に自己整合電極２１を成
しこれをマスクとしてＣに示すように公知のイオン打込
みや熱拡散法によって第２導電型の領域５を形成する。
自己整合電極２１はイオン打込みあるいは熱拡散耐える
ものであればよく、熱拡散法では多結晶リコンやＭ、Ｗ
などの高融点金属などがよく用いられている。さらにそ
の上にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓ
ｉｔｉｏｎ）法によるＳｉ０２膜やこれにりんやほう素
を添加したＰＳＧ（Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａに
Ｃｌａｓｓ）や斑Ｇ（Ｂｏｒｏ−ＳｉｌｉｃａｔｅＧｌ
ａｓｓ）で代表さる第２層絶縁膜２２を被着し、ソース
領域と、自己整合電極２１に接続するソース電極７とゲ
ート電極８を接続する。本実施例はソース領域およびド
レィン領域とゲートが自己整合で形成されるので素子の
微４・化が達成される。第７図に本発明の他の実施例を
示した。
に示すように所定の絶縁膜６上に自己整合電極２１を成
しこれをマスクとしてＣに示すように公知のイオン打込
みや熱拡散法によって第２導電型の領域５を形成する。
自己整合電極２１はイオン打込みあるいは熱拡散耐える
ものであればよく、熱拡散法では多結晶リコンやＭ、Ｗ
などの高融点金属などがよく用いられている。さらにそ
の上にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓ
ｉｔｉｏｎ）法によるＳｉ０２膜やこれにりんやほう素
を添加したＰＳＧ（Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａに
Ｃｌａｓｓ）や斑Ｇ（Ｂｏｒｏ−ＳｉｌｉｃａｔｅＧｌ
ａｓｓ）で代表さる第２層絶縁膜２２を被着し、ソース
領域と、自己整合電極２１に接続するソース電極７とゲ
ート電極８を接続する。本実施例はソース領域およびド
レィン領域とゲートが自己整合で形成されるので素子の
微４・化が達成される。第７図に本発明の他の実施例を
示した。
ａに示すように絶縁膜６を形成し、所定の部分に自己整
合型電極２１を形成する。この電極をＯＤＥェッチンの
マスクとするのであるから、ＫＯＨ水溶液に灘客である
必要があるが、前記の多結晶シコン、Ｍｏ、Ｗ等は溶け
易い。それ故さらに絶縁膜を電極２１上にも被着する必
要がある。次にｂに示すようにＯＤＥによって紬孔１６
を形成し次に電極２１をマクとしてソース部の絶縁膜６
を除去する。しかる後にｃに示すように公知のイオン打
込みや熱拡散法によって第２導電型の領域５を形成し、
第２層絶縁膜２２を被着する。さらにｄに示すように電
極接続孔２０をフオェッチング法によって形成し、ソー
ス電極７とゲート電極８を形成する。本実施例は紬孔と
ドレィンとソースのゲートの４者が自己整合されている
ので第５図、第６図に示した実施よりさらに微小化でき
うる。このとき自己型電極２１は平面図ｅに示すように
紬孔１６のわりを取り囲むようにして形成されている。
以上３つの本発明の実施例を説明したが第５図、第６図
の場合ドレィンゲートは一方向に並んでいる例を用いた
。
合型電極２１を形成する。この電極をＯＤＥェッチンの
マスクとするのであるから、ＫＯＨ水溶液に灘客である
必要があるが、前記の多結晶シコン、Ｍｏ、Ｗ等は溶け
易い。それ故さらに絶縁膜を電極２１上にも被着する必
要がある。次にｂに示すようにＯＤＥによって紬孔１６
を形成し次に電極２１をマクとしてソース部の絶縁膜６
を除去する。しかる後にｃに示すように公知のイオン打
込みや熱拡散法によって第２導電型の領域５を形成し、
第２層絶縁膜２２を被着する。さらにｄに示すように電
極接続孔２０をフオェッチング法によって形成し、ソー
ス電極７とゲート電極８を形成する。本実施例は紬孔と
ドレィンとソースのゲートの４者が自己整合されている
ので第５図、第６図に示した実施よりさらに微小化でき
うる。このとき自己型電極２１は平面図ｅに示すように
紬孔１６のわりを取り囲むようにして形成されている。
以上３つの本発明の実施例を説明したが第５図、第６図
の場合ドレィンゲートは一方向に並んでいる例を用いた
。
これは第８図に示すように紬孔１６を取り囲ようにゲー
ト電極およびソースとなる第２導電型領域５を形成する
ことができる。また以上３つの本発明の実施例はすべて
１つの素子を用いて説明したが、これをマリックス状に
配列するソース領域の接続であるデータ線と、ゲートの
接続であるワード線１３は互いに交叉する。このときに
以上３つの実施例ではゲート電極８とソース電極７と同
じ面内で分離することができなし、。これを解決するに
はソースの２導電型領域５からソース電極７を接続する
ことなく基板４の表面をあわせればよい。しかしこうす
るとゲートとなる自己整合型電極２１の直下には領域５
が形成できないわけであるから第６図、第７図の場合に
は城５を形成する以上にあらかじめソース接続用の領域
５を形成しておく必要がある。これには第９図ａに示す
ごとく絶縁膜のマスク６の一部を除去して公知のイオン
打込みや熱拡散法によって第２導電型の領域５を形成す
るか、ｂに示すように基板全面に領域５を形成した後ソ
ース領域となる領域５を残して他を除去する方法を用い
ることができる。
ト電極およびソースとなる第２導電型領域５を形成する
ことができる。また以上３つの本発明の実施例はすべて
１つの素子を用いて説明したが、これをマリックス状に
配列するソース領域の接続であるデータ線と、ゲートの
接続であるワード線１３は互いに交叉する。このときに
以上３つの実施例ではゲート電極８とソース電極７と同
じ面内で分離することができなし、。これを解決するに
はソースの２導電型領域５からソース電極７を接続する
ことなく基板４の表面をあわせればよい。しかしこうす
るとゲートとなる自己整合型電極２１の直下には領域５
が形成できないわけであるから第６図、第７図の場合に
は城５を形成する以上にあらかじめソース接続用の領域
５を形成しておく必要がある。これには第９図ａに示す
ごとく絶縁膜のマスク６の一部を除去して公知のイオン
打込みや熱拡散法によって第２導電型の領域５を形成す
るか、ｂに示すように基板全面に領域５を形成した後ソ
ース領域となる領域５を残して他を除去する方法を用い
ることができる。
第１０図に本発明のマトリックス状に配列した実施例を
示す。
示す。
ａはソースとゲートが一方向に並んだもの、ｂはゲート
を囲むように形成したソースの場合である。上述した方
法を用いてソースとなる第２導電型の領域５をデータ線
とし、ゲートとなる自己整合型電極２１をワード線とす
る。このとき平行に並んだソース間は電気的に分離する
必要があり各間に分離帯２３を形成する。この分離帯は
、この上の絶縁膜を５０００Ａ以上に厚くするか、ある
いはこの部分に基板と同じ導電型となる不純物を添加す
るか、あるいは第３の電極を絶縁膜６を介して電極２１
の下に形成し、基板上にチャネルが形成されて導適状態
になるのを防ぐよに電圧を印加するか等のいくつかの方
法が知られているが、本発明はその方法を限定しない。
第１１図に本発明の他の実施例を示した。
を囲むように形成したソースの場合である。上述した方
法を用いてソースとなる第２導電型の領域５をデータ線
とし、ゲートとなる自己整合型電極２１をワード線とす
る。このとき平行に並んだソース間は電気的に分離する
必要があり各間に分離帯２３を形成する。この分離帯は
、この上の絶縁膜を５０００Ａ以上に厚くするか、ある
いはこの部分に基板と同じ導電型となる不純物を添加す
るか、あるいは第３の電極を絶縁膜６を介して電極２１
の下に形成し、基板上にチャネルが形成されて導適状態
になるのを防ぐよに電圧を印加するか等のいくつかの方
法が知られているが、本発明はその方法を限定しない。
第１１図に本発明の他の実施例を示した。
これは第１，２，５図のｂの反転容量を用いたものであ
り第１１図中ａに示すようにソースとなる第２導電型の
城５を成し、しかる後にｂに示ようにＯＤＥによって所
定の部分に細孔１ ６を形成する。さらにｃに示すよう
に絶縁膜６を形成した後、ソース上に電極接続孔２０を
形成して、ｄに示すようにソース電極７、ゲート電極８
、容量電極９を形成し、紬孔の内壁部を容量として用い
る。本発明の他の実施例を第１２図に示した。
り第１１図中ａに示すようにソースとなる第２導電型の
城５を成し、しかる後にｂに示ようにＯＤＥによって所
定の部分に細孔１ ６を形成する。さらにｃに示すよう
に絶縁膜６を形成した後、ソース上に電極接続孔２０を
形成して、ｄに示すようにソース電極７、ゲート電極８
、容量電極９を形成し、紬孔の内壁部を容量として用い
る。本発明の他の実施例を第１２図に示した。
これはゲートとソースを自己整合によって形成するもの
でａに示すごとくＯＤＥによって紬孔１６を形成した後
、表面全体を覆う絶縁膜６を形成し、ｂに示すように自
己整合電極２１を所定の位置に形成した後、これをマス
クとして公知のイオン打込みや熱拡散法によって第２導
電型の領域５を形成する。しかる後にｃに示ように第２
層絶縁膜２２を形成し、ｄに示すごとくース電極７、ゲ
ート電極８、容量電極９を電極接続孔を通じて接続する
。こうすることによってソースとゲートと容量電極が自
己整合によって形成でき微小化に有効である。本発明の
他の実施例を第１３図に示した。
でａに示すごとくＯＤＥによって紬孔１６を形成した後
、表面全体を覆う絶縁膜６を形成し、ｂに示すように自
己整合電極２１を所定の位置に形成した後、これをマス
クとして公知のイオン打込みや熱拡散法によって第２導
電型の領域５を形成する。しかる後にｃに示ように第２
層絶縁膜２２を形成し、ｄに示すごとくース電極７、ゲ
ート電極８、容量電極９を電極接続孔を通じて接続する
。こうすることによってソースとゲートと容量電極が自
己整合によって形成でき微小化に有効である。本発明の
他の実施例を第１３図に示した。
これはゲート、ソース、容量電極および細孔を自己整合
によって形成するもので、ａに示ように前述の方法によ
って自己整合電極２１を形成した後これをＯＤＥエッチ
ングの際のマスクとして用いるため１例として絶縁膜６
を被着し、これをマスクとしてｂに示すようにＯＤＥエ
ッチングして紬孔１６を形成した後、細孔内壁を絶縁膜
６で覆う。しかる後にｃに示すように第２自己整合電極
２４を彼着し所定の部分を残す。その後公知のイオン打
込み拡散によってソースとなる第２導電型領域５を形成
する。またこの領域５は第２自己整合電極２４を形成す
る以前でもよい。その後ｄに示ように第２層絶縁膜２２
を形成し電極接続孔２０と形成した後ソース電極７、ゲ
ート電極８、容量電極を接続する。こうすれば各電極が
互いに自己整合で形成できるのでさらに微小化には有利
である。第１４図に第１３図とは異つた配列のソース、
ゲート容量電極を自己整合によって形成した本発明の他
の実施例を示す。これら第１５図、第１６図、第１７図
及び第１８に示したように容量電極、ソース、ゲートを
一方向に配列する方法の他に第１２図に示すように互い
にとり囲ようにも配列できる。
によって形成するもので、ａに示ように前述の方法によ
って自己整合電極２１を形成した後これをＯＤＥエッチ
ングの際のマスクとして用いるため１例として絶縁膜６
を被着し、これをマスクとしてｂに示すようにＯＤＥエ
ッチングして紬孔１６を形成した後、細孔内壁を絶縁膜
６で覆う。しかる後にｃに示すように第２自己整合電極
２４を彼着し所定の部分を残す。その後公知のイオン打
込み拡散によってソースとなる第２導電型領域５を形成
する。またこの領域５は第２自己整合電極２４を形成す
る以前でもよい。その後ｄに示ように第２層絶縁膜２２
を形成し電極接続孔２０と形成した後ソース電極７、ゲ
ート電極８、容量電極を接続する。こうすれば各電極が
互いに自己整合で形成できるのでさらに微小化には有利
である。第１４図に第１３図とは異つた配列のソース、
ゲート容量電極を自己整合によって形成した本発明の他
の実施例を示す。これら第１５図、第１６図、第１７図
及び第１８に示したように容量電極、ソース、ゲートを
一方向に配列する方法の他に第１２図に示すように互い
にとり囲ようにも配列できる。
またマトリックス状に多数の素子を配列する場合ソース
を共通するときは前述したように第１３図に示した共通
のソースをあらかじめ形成すればよい。本容量電極をも
つ素子をマトリックス状に配列するには第１５図のよう
にすればよい。
を共通するときは前述したように第１３図に示した共通
のソースをあらかじめ形成すればよい。本容量電極をも
つ素子をマトリックス状に配列するには第１５図のよう
にすればよい。
これは第１０図のドレィン接合容量を用いる場合に容量
電極が加わった構成であり、図に示ようにゲート電極と
容量電極を交互に配列すればよい。こうすれば電極接続
孔を成することなくマトリッスが構成できるので微小化
しうる。本発明の説明には便宜上絶縁膜６を基板表面に
も、自己整合電極上にも同様に形成したが各下地上で異
た絶縁膜を用いてもよい。
電極が加わった構成であり、図に示ようにゲート電極と
容量電極を交互に配列すればよい。こうすれば電極接続
孔を成することなくマトリッスが構成できるので微小化
しうる。本発明の説明には便宜上絶縁膜６を基板表面に
も、自己整合電極上にも同様に形成したが各下地上で異
た絶縁膜を用いてもよい。
又本発明では｛１１０｝面のシリコン基板を用いるが、
他の低指数の面たとえば｛１１１｝、｛１００｝では表
面には）、垂直な紬孔は形成できないので本発明の実施
効果はほとんどなく、本発明は｛１１０｝面とその近傍
約２０ｏ以内が好しし、。
他の低指数の面たとえば｛１１１｝、｛１００｝では表
面には）、垂直な紬孔は形成できないので本発明の実施
効果はほとんどなく、本発明は｛１１０｝面とその近傍
約２０ｏ以内が好しし、。
〔発明の効果〕上記説明から明らかなように本発明によ
れば、半導体記憶装置の所要面積を著しく減少させるこ
とができ、集積密度の向上に極めて有効である。
れば、半導体記憶装置の所要面積を著しく減少させるこ
とができ、集積密度の向上に極めて有効である。
第１図は本発明の概念を示す断面図、第２図、第３図、
第４図は細孔の形成法を説明する図、第５図から第１５
図までは本発明の実施例を示す図である。 群丁図 菊Ｚ図 既３回 好４図 第５図 第５図 菊７図 第８図 好？図 群 ′〃 図 努 ′′ 図 群 ′２ 図 菊 ′３ 図 菊 ′４ 図 菊 ′夕 図
第４図は細孔の形成法を説明する図、第５図から第１５
図までは本発明の実施例を示す図である。 群丁図 菊Ｚ図 既３回 好４図 第５図 第５図 菊７図 第８図 好？図 群 ′〃 図 努 ′′ 図 群 ′２ 図 菊 ′３ 図 菊 ′４ 図 菊 ′夕 図
Claims (1)
- １ 情報蓄積部である複数の容量と複数の絶縁ゲート型
電界効果トランジスタがマトリクス状に配列され、上記
容量は、上記半導体基板の主表面から上記基板内部へ向
けて形成れた細孔の表面上に積層して形成された絶縁膜
および容量極を少なくとも有することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217718A JPS6023507B2 (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217718A JPS6023507B2 (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50053883A Division JPS5812739B2 (ja) | 1975-05-07 | 1975-05-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103373A JPS59103373A (ja) | 1984-06-14 |
| JPS6023507B2 true JPS6023507B2 (ja) | 1985-06-07 |
Family
ID=16708644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217718A Expired JPS6023507B2 (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023507B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01153048U (ja) * | 1988-04-15 | 1989-10-23 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US4824793A (en) * | 1984-09-27 | 1989-04-25 | Texas Instruments Incorporated | Method of making DRAM cell with trench capacitor |
| US4673962A (en) * | 1985-03-21 | 1987-06-16 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5102817A (en) * | 1985-03-21 | 1992-04-07 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5164917A (en) * | 1985-06-26 | 1992-11-17 | Texas Instruments Incorporated | Vertical one-transistor DRAM with enhanced capacitance and process for fabricating |
| US4829017A (en) * | 1986-09-25 | 1989-05-09 | Texas Instruments Incorporated | Method for lubricating a high capacity dram cell |
| US5109259A (en) * | 1987-09-22 | 1992-04-28 | Texas Instruments Incorporated | Multiple DRAM cells in a trench |
| US4958206A (en) * | 1988-06-28 | 1990-09-18 | Texas Instruments Incorporated | Diffused bit line trench capacitor dram cell |
| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
| US5017506A (en) * | 1989-07-25 | 1991-05-21 | Texas Instruments Incorporated | Method for fabricating a trench DRAM |
| US5111259A (en) * | 1989-07-25 | 1992-05-05 | Texas Instruments Incorporated | Trench capacitor memory cell with curved capacitors |
| US4978634A (en) * | 1989-07-25 | 1990-12-18 | Texas Instruments, Incorporated | Method of making trench DRAM cell with stacked capacitor and buried lateral contact |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1439351A (en) * | 1972-06-02 | 1976-06-16 | Texas Instruments Inc | Capacitor |
-
1983
- 1983-11-21 JP JP58217718A patent/JPS6023507B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01153048U (ja) * | 1988-04-15 | 1989-10-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59103373A (ja) | 1984-06-14 |
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