JPS6023557B2 - 時分割多重データワード転送装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、多段の空間分割交換網を薄して時分割多重化
されたデータワードを転送し、全体のネットワークの転
送時間が各データワ−ドを含むタイムスロットの幅より
大きいような転送装置に関する。

電話交換器の機能は起呼ラインあるいは中継線と被呼ラ
インあるいは中継線との間に通信接続を設定することで
ある。

従来の技術で複数個のラインあるいは中継線からのアナ
ログ信号を多ビットのデータワード‘こ変換し、各々が
複数個のタイムスロットを含む繰返し時間フレームを持
つ単一の伝送路に多重化する技術が知られている。

タイムスロットとは時分割伝送路上の識別可能な時間幅
であり、これは各フレームごとに１回発生しデータワー
ドを伝送するようになっている。周知の従釆技術では１
フレーム当り２４タイムスロットあり、各々の時間フレ
ームで２４の独立したラインあるいは中継線からのデー
タワードが伝送される。データワードは入力多重線の種
々のタイムスロットからの多ビツトワ−ドを選択的に複
数個の出力多重線の所定のタイムスロットに転送するこ
とによって交換が行なわれる。入力多重線から出力多重
線へのデータの転送はデータが入力多重線から受信され
る周波数と互換性のある所定の周波数で再構成される空
間分割網によって実現される。多数の入力および出力多
重線の間での情報の転送に使用される空間分割交換網は
大容量低呼損率のものでなくてはならない。

このような交換網は一般的には物理的に大型であり、そ
れを通るのに大きな時間遅れが生じ、これらの遅れは個
々のタイムスロットの時間幅に比べても大きい。伝送時
間遅れとデータワードを伝送する時間の和がチャネルの
幅よりも大きくなると、ＰＣＭデータワードはタイムス
ロットの間に交換網を完全に通り抜けることはできなく
なる。従釆技術によって示唆される一つの解決策はネッ
トワークを各々がタイムスロットの時間幅に比べて比較
的小さい時間遅れを持つ段に分割し、これらの段の各々
の間にデータ・バッファメモリを設けることである。こ
うすればデータはネットワークのある段を通して伝送さ
れてそのタイムスロットの期間内にデータバッファメモ
リに格納される。データはこのようにしてネットワーク
の各々の段を通して伝送されてはバッファされ、各々の
伝送およびバッファリングの段階にはタイムスロット時
間を要することになる。このように動作すると各ネット
ワークの段はタィムス。ット同期の状態で動作する。こ
の解決法のためには多数のバッファメモリが必要であり
、またシステムの制御のために大量の制御回路が必要と
なる。この問題は本発明に従って直列に接続された複数
個の段を持つ空間分割回路網のための制御装置において
、固定幅のタイムスロットで入力ネットワーク段を通し
て通路を設定する第１の制御回路と、その後でその直前
のネットワーク段を通しての通路の設定にただちに応動
して同等な固定幅のタイムスロットの中で各々の連続し
たネットワーク段を通して通路を設定するよう動作する
他の制御回路とを有し、これによって連続したネットワ
ーク段を通しての通路が順次に時間的に重なって閉成さ
れるような制御菱鷹を提供することによって解決される
。

概要 本発明の実施例として第１図に示した市外電話交≠逸機
は市外交換局から他の交換局に延びる通信線の間で選択
的に通信路を設定する。

これらの通信路はアナログ信号を伝送する音声周波数中
継線やディジタルデータを伝送する多重線であってよい
。第１図のシステムは音声周波数トランクが援続された
入出力ユニット１５２から成る約１０００００の音声周
波数中継線の間で情報を交換するようになっている。入
出力ユニット１５２は１２５マイクロ秒に１回各々の入
りトランク上のアナログ信号をサンプルし、各々のアナ
ログサンプルをディジタル的に符号化する。ディジタル
的に符号化されたアナ。グサンプルは、ここではデータ
ワードと呼ぶが入出力ユニット竃５２から複数個の時分
割多重線１０５の内の１本を通して中間バッファメモリ
回路２０５に伝送される。図示のシステムには１０２４
個の中間バッファメモリ回路２０５があり、その各々が
時分割多重線１０６に固有に接続されている。情報は時
分割多重線１０５上を１２５マイクロ秒のフレームを形
成して伝送され〜各フレームは１２８個の時分割チャネ
ルを含んでいる。各チャネルに割当てられた時間幅は約
９７６ナノ秒の幅を有している。ここではタイムスロッ
トは約９７６ナノ秒の時間を有するが、これは他のタイ
ムスロットあるいは種々の時分割多重チャネルと一致す
ることもしないこともある。各々の入りトランク上のア
ナログ信号サンプルを表わすデータワードは所定のタイ
ムスロットで入出力ユニット１５２によって時分割多重
線１０５上の所定の１本に送出される。与えられた時分
割多重線１０５上の各データワードはデータワ−ドの割
当てられたチャネルに対応する位置に於て時分割多重線
に関連した中間バッファメモリ回路２０５に記入される
。従って入出力ユニット１５２と中間バッファメモリ回
路２０５の書込制御装置の動作によって、与えられた入
りトランク上のアナログ信号を表わすデータは同一の中
間バッファメモリ回路２０５の同一のワード位置に記入
されることになる。各々のバッファメモリは時分割フレ
ームの１２８チャネルに対応する１２針固のワード位置
を有している。

この大きさのメモモリに図示のシステムにおいて簡単の
ために選定されたものであり、メモリの書込みおよび議
出しの速度に応敷して異る大きさのメモリを用いること
ができることを了解されたい。記憶素子は半導体メモリ
のような任意の既知のものでよく、このようなメモリに
対するアクセス回路は当業者には周知であるから、ここ
ではメモリについてもそのアクセス回路についても詳細
には述べない。バッファメモリはすべて単一のタイムス
ロットの間で指定された位置を議出し書込みできるよう
になっている。この読出し、書込みは後に詳述するよう
にタイムスロットカウンタ１３１からのアドレスとタイ
ミング分配ユニット１３２からのタイミング信号によっ
て制御される。１０２４個の中間バッファメモリ回路２
０５の各々には、第５図に詳細に示したシステムの時分
割空間ネットワークの第１段である入力毅スイッチ２１
０の入力端子対が接続されている。

データワードは複数個の入力タイムスロットメモモリ回
路２２０からの情報の制御によってタイムスロット当り
、バッファメモリ当り、１データワードの最高速度で入
力段スイッチ２１０に伝送される。入力タイムスロット
メモリ回路２２０はデータワードを読出すべき中間バッ
ファメモリ回路２０５のアドレス位置を規定する情報と
入力段スイッチ２１０を通って設定された通路を規定す
る情報とを含んでいる。中間バッファメモリ回路２０５
から、データワードは直列の形式で入力段スイッチ２１
０、中間段スイッチユニット１２０および出力段スイッ
チ２１１を通して複数個の出力バッファメモリ回路２１
５に与えられる。

中間段スイッチユニット１２０からのデータ転送路は中
間段タイムスロットメモリ回路２２２から謙出される制
御ワードーこよって規定される。出力段スイッチ２１１
は１０２４個の出力端子を有しその各々が出力バッファ
メモリ回路２１５のひとつと固有に対応している。出力
段スイッチ２１１を通るデータ転送路は出力タイムスロ
ットメモリリ回路から読出される制御ワ−ドによって規
定される。各々の出力タイムスロットメモリ回路２２１
は出力段スイッチ２１１で設定される接続と、関連する
出力バッファメモリ回路２１５に蓄積されるデータワー
ドの位置の両方を規定する。上述のようにデータはネッ
トワークを直列に伝送される。これに必要な変換を行な
うために中間バッファメモリ回路２０５の各々には出力
シフトレジスタを設け、出力バッファメモリ回路２１５
の各々には入力シフトレジスタを設ける。各タイムスロ
ットに１回、データワードは出力バッファメモリ回路２
１５から読出され線１０６のような第１図の時分割多重
線を通して入出力ユニット１５２に伝送される。

各々の出力バッファメモリ回路２１５は時分割多重線１
０６の１本に接続されており、データワード‘ま所定の
チャネルにおいて接続された時分割多重線に送出される
。線１０６の時分割多重形式は線１０５の時分割多重形
式と同一である。入出力ユニット１５２は線ｌｏ６で受
信された各々のデータワードをアナログ信号に変換し、
これはそのデータワードの時分割多重線とチャネルに関
連した出トランクに与えられる。従って入出力ユニット
１５２の動作によって、各々の出トランクは出力バッフ
ァメモリ回路２１５の指定された出力バッファメモリの
固有のアドレス位置に対応することになる。上述のよう
に、中間バッファメモリ回路２０５から時分割交換網を
適して、出力バッファメモリ回路２１５に到るデータの
転送は、複数個のタイムスロットメモリに蓄積された情
報によって制御される。

制御ワードはタイムスロットカゥンタ１３１によって供
給されるアドレスに応動してタイムスロットメモリから
読み出され、中間バッファメモリ回路２０５がアクセス
された各々のデータワード‘こ対してネットワーク中で
新らしい通路の集合が形成される。制御情報は周辺バス
１５５を経由して中央処理装置１５０からタイムスロッ
トメモリに記入される。中央処理装置１５０‘ま図示の
方式の電話装置と通信することができ、システムの制御
に必要な演算と翻訳の機能を実行できるものなら、周知
の処理機械の内どのようなものでもよい。このような一
般的機能を有する処理装置についてはベルシステムテク
ニカルジャーナル誌第４鉄筆第５号第１部の第１８４５
〜１９２３頁（１９６４王９月号）に述べられている。
図示のシステムでは、処理装置１５０はここで走査、信
号分配装置１５１と呼ぶ周辺装置と通信する。この装置
は入出力ユニット１５２に端子を有するすべてのトラン
クを自動的に走査し、監視状態の変化を検出し、トラン
クからの信号情報を受信する。走査・信号分配装置１５
１は周辺バス１５５を経由して中央処理装置１５０と通
信し、中央処理装置１５０からの指令に応動して処理装
置に情報を中継し、信号情報をトランクに送出する。図
示のシステムの動作の理解のためには「呼の一例を簡単
に説明するのが良いと思われる。

走査・信号分配装置１５１はトランクを連続的に走査し
てサービス要求を検出し、このような要求を検出すると
、サービスを要求したトランクの番号を示す情報を含め
これを中央処理装置１５０‘こ与える。中央処理装置か
らの指令に応敷して、走査・信号分配装置１５１は到来
呼の信号情報を走査し、次にこれが中央処理装置に与え
られる。中央処理装置は呼信号情報を解釈して到達する
べき所望の交換局を知り、その交換局に到る利用できる
出トランクを選択する。起呼トランク番号情報の翻訳に
よって、中央処理装置は中間および出力バッファメモリ
の番号と起呼トランクに関連したこれらの記憶位置のア
ドレスの番号を判定する。同様にして、被呼トランクす
らなわち被呼局への選択されたトランクの番号の翻訳に
よって、中央処理装置は中間および出力バッファメモリ
と被呼トランクに関連したこれらのメモリのアドレス位
置を判定する。次に中央処理装置は二つの同時に利用で
き空きネットワーク路を１２８個のタイムスロットのひ
とつから選択する。一方の通路はデータワードをネット
ワークの起呼トランクに関連する入力端子対から、被呼
トランクに対してデータを転送するのに用いられ、他方
の空き通路はデータワードを被呼トランクに関連した入
力端子対から起呼トランクに関連した出力ボートにデー
タを転送するのに用いられる。さらに中央処理装置は被
呼トランクから遠方の局に対して伝送される必要な信号
情報を計算し、この情報を走査・信号分配装置に与える
。遠方の局から必要な確認信号が受信された後で、中央
処理装置は適切なタイムスロットメモリに対して中間バ
ッファメモリからネットワークを通して出力バッファメ
モ川こデータワードを転送するのに必要な情報を計算し
て転送する。この後、起呼トランクから情報は被呼トラ
ンクに対して、被呼トランクからの入力情報は起呼トラ
ンクに対して、その呼びが終了するまで１２５マイクロ
秒に１回転送される。図示のシステムで実行される機能
の大部分は各々９７６ナノ秒のタイムスロットに対応す
る繰返し動作サイクルで実行される。

種々の機能ユニットに対してタイミング制御を実行する
ために、高精度クロック１３０は約６１ナノ秒ずつはな
れた一蓮のタイミングパルス（第９図の線−１）を発生
する。任意の与えられた機能ユニットに対してタイムス
。ツトは高精度クロツクからの連続した１６個のタイミ
ングパルスで規定される。タイミング分配ユニット１３
２は高精度クロツク１３０からのタイミングパルスを受
信して、これに応動して鋼時された制御信号のシーケン
スを発生する。タイミング分配ユニット１３２によって
発生されるタイミングのとれた制御信号は、それ自身１
６タイミングパルスごとにくりかえす。タイミング分配
ユニット１３２によって発生されるタイミングのとれた
制御信号のすべては高精度クロック１３０のタイミング
パルスの内の所定のものに同期して始まり、所定のもの
に同期して終了する。従ってタイミング分配ユニット１
３２によって発生されるタイミングのとれた制御信号の
各シーケンスは制御信号が開始したり終了したりするｔ
ｉと呼ぶ１針固の基本的時間を有している。説明と図面
の便宜上、時刻ｔ，はｔｏ乃至ｔ，５で示される。以下
の説明で時刻ｔｉには文字と数字の組合せ、例えば（ｎ
十１）のようなプレフィックスが付くことがある。この
ような名付け方によって同じ９７６ナノ秒のタイムスロ
ットの間信号が発生しないときの、信号の間の相対時間
をさらに規定することができる。例えば、第１のゲート
信号がｎｔ５で発生し、第２のゲート信号が（ｎ＋２）
ｔ４で発生するときにはゲート信号の間には３１のｔｉ
時間が存在することになるｃ この詳細は次のようにな
る。ｎｔ５乃至ｎｔ，５ １０ビッ
ト時間（ｎ＋１）し乃至（ｎ＋１）ｔ，５ １６ビット
時間（ｎ十２）し乃至（ｎ＋２）ｔ４ ５ビット時間
合計 ３１ビット時間図示のシステムの各々の基本ユニ
ット、例えばバッファメモリとタイムスロットメモＩＪ
‘ま、約９７６ナノ秒の繰返しサイクルで動作してはい
るが、各々の基本ユニットで実行される特定の機能は任
意の与えられた時刻ｔｉで異っている。

例えば、時刻ｔｓにおいて中間バッファメモリ回路２０
５は書込み動作の終了に近いし、一方同じ時刻でタイム
スロットメモリ回路２２１は了度読出し動作を終了した
ところである。さらにこれらのユニットの各々は異るデ
ータワード‘こ対して動作している。図示のシステムに
おいて、データワードは中間バッファメモリ回路の出力
から出力段スイッチ２１１の出力端子対まで約半タイム
スロットすなわちｔｉの８倍の時間遅れを受ける。さら
にデータワードを中間バッファメモリ回路２０５から送
出するのにはｔｉの１桝音の時間を要する。データワー
ドを送出するのに要する時間とネットワークを通過して
ゆく遅れによって、中間バッファメモリ回路２０５から
の送出の開始と、出力段スイッチ２１１を通しての伝送
の終りまでの間にｔｉの約１８倍の時間が経過すること
になる。与えられたネットワーク通路は約ｔ，の１５倍
の時間だけ存在し、（遍路を設定する時間でひとつ分の
時間が失なわれる。）ネットワークを通ってデータワー
ドを伝送するのに必要な全時間は、もしすべてのネット
ワーク段が同時に設定されたと考える場合よりちの３倍
だけ長いことになる。この問題を避けるために用いられ
た図示のシステムのタイミングを示すタイミング図を第
１１図に示す。

図示のシステムに従えば、情報は（ｎ＋１）Ｌで中間バ
ッファメモリ回路から読み出されネットワークを通して
直列伝送するよう準備される。中央処理装置１５０で計
算されたデータワードを与えるべき中間バッファメモリ
回路２０５の、アドドレス位置はタイムスロットメモリ
回路２２０が規定する。また入力タイムスロットメモリ
回路２２０からの情報に応動して、時刻（ｎ＋１）ら（
第１１図の線２）までに入力段スイッチ２１０を通して
ネットワーク通路が設定される。時刻（ｎ＋１）はこお
いて、中間バッファメモリ回路２０５からのデータワー
ドの直列伝送が開始し、時刻（ｎ十１）ｔ６までに中間
段タイムスロットメモリ回路２２０からの情報に従って
中間段スイッチユニット１２０を通る通路が設定される
。（第１１図の線４）出力段スイッチ２１１を通る通路
（第１１図の線５）は、出力タイムスロットメモリ回路
２２１からの情報に従って（ｎ＋１）らまでに設定され
る。上述の説明に従えば、入力段の通路は（ｎ十１）ｔ
２から（ｎ＋２）ｔ，まで、中間段の通路は（ｎ十１）
しから（ｎ＋２）らまで、出力段の通路は（ｎ十１）ら
から（ｎ＋２）Ｌまで存在することになる。

三つのネットワーク段の通路のこの、重なり合った存在
よって、全体のデータワードの伝送をするのに充分な全
体の時間が得られ、一方個々の段の通路では、これは１
タイムスロットより、わずかに短い時間の間存在するこ
とになる。詳細な説明上述のように、図示のシステムに
おける同期は高精度クロツク１３０からのタイミングパ
ルスによって維持される。

タイムスロットカウンタ１３１は高精度クロツク１３０
からの信号に応動して、このシステムに使用される制御
・データメモリのあるものについてのアドレスを発生す
る。タイムスロットカウンタ１３１によって発生される
アドレスは各々が他のアドレス系列から位相的にずれた
５個のシーケンシャルなアドレス系列を含んでいる。各
々のアドレス系列は０から１２７までの１２針固の繰返
しシーケンスであり、任意の系列でアドレスはタイムス
ロットに１回変化する。これらのアドレス系列はアドレ
ス位相ｉ乃至アドレス位相５と呼ばれ、アドレス１２６
の動作の近くの時間周期について第９図に示してある。
第８図のタイムスロットカウンタ１３１はフレームカウ
ンタ回路８０１を含み、これは高精度クロック１３０か
らタイミングパルスを受ける。

フレームカウンタ回路８０１は高精度クロック１３０か
らのパルスを計数して、１２８タイムスロット毎のひと
つのタイムスロットの間にリセットコマンドを生ずる。
このリセツトコマンドは位相１レジスタ８０２に時刻ｔ
４でゲートされ、これはこのコマンド‘こ応鰯して零に
リセットされる。位相１レジスタの出力信号は位相１ア
ドレス系列である。時刻ｔ，５で位相１レジスタ８０２
の内容は位相２レジスタ８０３にゲートされ、両方のレ
ジスタが同一のアドレスを蓄積するようになる。位相２
レジスタ８０３の出力信号は位相２アドレス系列であり
、加算１回路８０４に与られる。時刻ｔ４毎に加算１回
路の出力は位相１レジス外こゲートされ、位相１レジス
夕８０２の内容がリセットされないときには、その内容
におきかねる。位相１レジス夕と位相２レジスタ、加算
１回路それに時刻Ｌおよびｔ，５で勤するゲートの結果
として第９図の線２および３で示すように順序アドレス
０〜１２７の二つの位相のずれた繰返し系列が得られる
。

位相２レジスタ８０３の出力は時刻ｔ８で位相レジスタ
８０６にゲートされ、時刻ｔ，３で位相３レジスタ８０
６にゲートされる。

位相３レジスタ８０６と位相５レジスタ８０５の出力は
夫々位相３および位相４のアドドレス系列である。位相
４レジスタ８０５の出力信号はまた加算３２回路８０８
を通して位相５レジスタ８０７に与えられる。このよう
にして位相５レジスタ８０すの内容は位相４レジスタ８
０５と同時に変化するが「位相５レジスタ８０７の内容
は３２だけ大きい。図示のシステムの動作についてこの
３２という数字そのものは本質的なものでなく、これは
出力バッファメモリ回路２１５の書込み位置と読み出し
位置を単に分離するために選択されたものである。アド
レス位相１乃至５の用途については後に詳述する。以下
第２図乃至第６図を第７図に示すよう配列した場合につ
いて説明を行う。第４図で入出力ユニット１５２が第１
図より詳細に示されている。入出力ユニット１５２はト
ランク多重化ユニット４０１を含み、これに音声トラン
クが接続されている。トランク多重化ユニット４０１‘
ま高精度クロツク１３０からのクロツクパルスに応動し
て、各トランクに現われるアナログ信号を１２５マイク
ロ秒に一度符号化し、こらのディジタル符号化された信
号を複数個の入出力メモリ回路４０２に送出する。各々
の入力バッファメモリ回路４０２は時分割多重化バス４
０６と固有に関連しており、各データワードはトランク
多重化ユニット４０１から複数個の時分割多重バス４０
６の所定のものの所定のチャネルに関連した入力バッフ
ァメモリに送信される。トランク多重化ユニット４０１
‘ままた各データワードと共にそのデータワードのチャ
ネルアドレスを送出し、これは入力バッファメモリ回路
４０２によって記憶アドレスとして使用される。上述し
たチャネルと時分割多重バスの割当方式によって任意の
トランンク回路上のアナログ信号から発生されたデータ
ワードは同一のバッファメモリ回路４０２の同一のアド
レス位置に常に記入されることになる。この方式の各々
のデータおよび制御メモリユニットはアドレス選択回路
を含み、これはタイミング分配ユニット１３２からのタ
イミングのとれた制御信号に従ってメモリアクセス回路
に対して交互に銃出しおよび書込みアドレスをゲートす
る。

この信号ｔｉ時間の８倍だけ“１”となっていて、メモ
リに書込みアドレスをゲートし、動作サイクルの残りの
時間だけ“０”となっていて謙出しアドレスをゲートす
る。第ＳＱＡ図乃至第１０Ｆ図はタイミング分配回路１
３２によって発生される種々のゲート信号と、図示のシ
ステムで用いられるデータおよび制御メモ川こ与えられ
るアドレス信号を示している。

アクセス回路はまた各々のデータおよび制御メモリ回路
に設けられており、これはタイミング分配回路１３２か
らそれぞれの議出し、書込み制御信号を受信する。これ
らの信号はその入力におけるアドレスに応動して実行さ
れる機能を規定する。さらに各メモリは、それにそのメ
モリの出力信号を特定の時点で記入するべき、少くとも
ひとつの出力レジスタを有している。入力バッファメモ
リ回路４０２へ伝送されるアドレス選択信号（第１０Ａ
図の線２）はらからｔ８までは論理“１”であり、ｔ８
からｔｏまでは論理“０”である。

ＡＮＤゲート４１３はこのアドレス選択信号に応動して
トランク多重化ユニット４８１によって発生されたチャ
ネルアドレスをｔｏかららの間入力バッファメモリ回路
４０２のメモリアクセス回路４０３にゲートする。時亥
Ｕｔ２からｔ７ではタイミング分配ユニット１３２から
論理“１”信号（第１０Ａ図の線５）が送られて、入力
バッファメモリ回路４０２のリード“Ｗ”を付勢する。
メモリアクセス回路４０３はこれに応動して入力バッフ
ァメモリ４１５を制御して、そののき関連する時分割多
重バス４０５に与えられているデータワードをトランク
多重ユニット４０１からのアドレスに蓄積する。らから
ｔｏの時間では論理“０”（第１０Ａ図の線２）が入力
バッファメモリ回路４０２のアドレス選択回路に与えら
れる。

この信号は反転されてＡＮＤゲート４ １ ４に与えら
れ、ご．れはこれに応敷して議出しアドレスをメモリア
クセス回路４０３に与える。

この議出しアドレスはそのときのタイムスロットカウン
タ１３１からの位相１アドレスシーケンス（第１０Ａ図
の線４）である。タイミング分配ユニット１３２は論理
“１”を“Ｒ”と呼ぶメモリアクセス回路４０３の謙出
し付勢リ−ド‘こ時刻ｔ，３からｔ，まで与える。この
論理“１”に応動してメモリアクセス回路４０３は位相
１アドレスシーケンスで規定されるアドレス位置におけ
る入力バッファメモリ４１５の議出しを制御する。時刻
ら５において読出しアドレスに応鰯して入力バッファメ
モリ４１５から謙出されたデータワードはデータベース
保留レジスタ４０４にゲートされる。データ保留レジス
タ４０４の内容はデコリレータ回路４０５および時分割
多重線１０５の内の関連するものを通して中間バッファ
メモリ回路２０５に与えられる。ここで図示のシステム
には１２針固のデコリレ−タ回路が存在し、各々が７個
の入力バッファメモリ回路４０２からの入力を受信し、
その出力を８個の中間バッファメモリ回路２０５に与え
ることを述べておく。

デコリレータ回路４０５の機能はトラヒツク負荷を均一
化しネットワークに与えられるトラヒック負荷を軽減す
ることである。デコリレータ回路４０５は拡大回路とし
ても収束回路としても動作する。各タイムスロットの間
で各デコリレータ回路４０５は所定のパターンに従って
、それに関連する７個の入力バッファメモリ回路４０２
からの同一アドレス位置からのデータワードをそれ各関
連する８個の中間バッファメモリ回路２０５の内の７個
に分配する。従って各タイムスロットの間で、７個の入
力バッファメモリの１２８のグループはそのデータワー
ドを１＄個のデコリレータの内の関連するものを通して
８個の中間バッファメモリ回路２０５の１２８個のグル
ープに分配する。データワードはデータワードが読み出
されたと同一のアドレス位置で中間バッファメモリ回路
に蓄積されるが、これはデコリレータ回路４０５によっ
て予め規定された中間バッファメモリに蓄積される。デ
コリレータ回路４０５のより詳細な説明は１９７３年３
月２９日のジョンソン他の米国特許第３７３６斑１号に
示されている。

中間バッファメモリ回路２０５のタイミングおよびアド
レス信号は第１０Ｂ図に示されている。

中間バッファメモリ回路２０５のアドレス選択回路は、
タイミング分配ユニット１３２からのアドレス選択信号
（第１０Ｂ図の線２）に従って書込アドレスがらからｔ
，ｏまで、謙出しアドレスがｔ，ｏかららまで利用でき
る点以外入力バッファメモリ回路と同様である。中間バ
ッファメモリ回路２０５が受信する書込みアドレス（第
１０Ｂ図の線３）はタイムスロットカウンタ１３１から
の位相２アドレスシ−ケンスである。タイミング分配回
路によって発生される書込み制御信号（第１０Ｂ図の線
５）は時刻しかららまでの間に中間バッファメモリ回路
２０５のリード“Ｗ”を通してアクセス回路によって受
信される。この結果として時分割多重線１０５のデータ
ワードは位相２アドレスシーケンスによって規定される
アドレスに蓄積されることになる。中間バッファメモリ
回路２０５の論出しアドレスは中間バッファメモリ回路
２０５に固有に対応した入力タイムスロットメモリ回路
２２０のひとつから送出される。これらの読出しアドレ
スはアクセスされるべき関連した中間バッファメモリ回
路２０５のアドレス位置であり、これによって交換網を
通して送出されるべきデータワードを規定する。この理
由から中間バッファメモリ回路２０５のすべては、同一
のアドレスによって必ずしも読み出されない。中間バッ
ファメモリ回路２０５の論出しアドレスおよび起呼およ
び被呼トランクの相互接続を規定する入力タイムスロッ
トメモリ回路２２０中の制御ワードは中央処理装置１５
０から得られるものである。第５図は図示のシステムの
時分割空間ネットワークを示している。

このネットワークは完全に対一称であるが、本発明の実
現のために対称ネットワークは必要でないことを理解さ
れたい。第５図のネットワークでは第２段と第３段スイ
ッチの間のネットワークの中央段の左側のパターンは、
右側のパターンの鏡像となっている。前述のようにシス
テムに接続された各々の音声トランクには識別できる入
力ボートと出力ボートがある。ネットワークは時分割で
あるから、従って複数個のチャネルがネットワークの各
ボート（端子）に関連しているが、各々の入力音声周波
数トラン、クは唯一の特定の入力ボートだけと関連して
おり、各出力トランクは唯一の特定の出力ボートだけと
と関連している。ネットワークのボートの名称はある音
声トランクに関連した出力ボートはそのトランクに関連
した入力ボートと同じ番号を持つように与えている。ネ
ットワークの入力段と出力段の各々は１２８個の８×８
スイッチを含んでいる。

ネットワークの中央部は４個の独立したグリッドを含み
、各々は１６個の１６×１６の第２段スイッチと、断固
の１６×１６の第３段スイッチを含んでいる。ネットワ
ークの種々の段はリンクによって藤競されている。ＡＩ
Ｊンクは第１段と第２段を接続する。Ｂリンクは第２段
と第３段を接続する。Ｃリンクは第３段と第４段を接続
する。先に述べたように、ネットワークを通して通路を
設定するには、中央処理装置はネットワークの空き通路
を捕捉しなければならない。

この捕捉を容易にするために中央処理装置はネットワー
ク中のりンクの空塞状能の記録を保持している。対称な
ネットワークで相補的な通路を使用して、処理装置は空
きのＡリンク、ＢリンクおよびＣリンクをひとつづっさ
がせばよい。これらの；つの空きリンクを検出してしま
えば、対応する鏡像関係のリンクもまた空きであること
は確実であるから「第２の通路をさがすためにこれ以上
の捕捉は必ない。この結果として処理装置が必要とする
メモリ・スペースは小さくなり、捕捉のための処理装置
の時間も短かくなる。使用されるべきリンクが決定され
ると、処理装置は選択されたりンクを相互接続する第１
段、第２段、第３段および第４段スイッチを制御するた
めの情報を計算しなければならない。ネットワークは対
称性を持っているから、ネットワークの第２段および第
３段スイッチの間の相互接続は相補的である。従って制
御ワードを発生するのに必要な処理装置の時間も少くて
よい。さらにタイムスロットメモリからの単一の制御ワ
ードあるいはその一部で同時に第２段スイッチの一組と
対応する第３段スイッチの一組を制御するそとができる
。中央処理装置１５０‘ま周辺バス１５５を通して更新
が要求されたときにタイムスロットメモＩＪ‘こ制御ワ
ードを送信する。

このようにして送信される制御ワードは制御ワードとそ
れが蓄積されるメモリ内のアドレスを蓄積する特定のタ
イムスロットを規定する書込みアドレスを伴っている。

周辺バスィンターフェース回路１５６は各制御ワードと
それに関連したアドレスを中央処理装置１５０から受信
し、その制御ワードをどのタイムスロットメモリに蓄積
するかを規定するアドレスの部分を復号する。このアド
レス部に応動して復号器は付勢信号を発生し、これは時
亥比８からｔｏの間でアクセスされるべき特定のメモ川
こ送出される。この付勢信号は選択されたタイムスロッ
トメモリの書込み付勢リード“Ｗ”を駆動するＡＮＤゲ
ートの入力に与えられ、この付勢信号に応動してタイミ
ング分配回路１３２からの論理“１”書込み制御信号の
ための通路を完成する。従ってこのタイムスロットメモ
川ま各タイムスロットの間では書込まれず、周辺バスイ
ンターフェース回路１５６が中央処理装置１５０から書
込まれるべき制御ワードを検出したときにだけ書込まれ
る。このタイムスロットメモリのための書込み制御信号
は第１０Ｃ図、第１０Ｄ図、第１０Ｅ図では点線で示さ
れていて、これはこれらが必ずしも書込み付勢リード“
Ｗ”にはゲートされないことを示している。

入力タイムスロットメモリ回路（第２図の２２０）は部
分的に入力段スイッチ２１０を制御する制御ワードを蓄
積する。

各タイムスロットに１度、入力タイムスロットメモリ回
路２２０のすべてが位相２のシーケンスで規定されるア
ドレスで謙出され、この結果得られる３ビットのが関連
する入力ボートが接続されるべき入力段スイッチの出力
端子の８個の内のひとつ、すなわちＡリンンクを規定す
る。制御ワードの内の第４ビットは空塞ビットであり、
もし特定の入力が空きであれば接続路の設定を禁止する
。中央段のタイムスロットメモリ回路（第３図の２２２
）は中央段スイッチユニット１２０の制御のための制御
ワードを蓄積する。

図示のシステムには５１２個の中央段タイムスロット回
路があり、各々が２個の中央段入力端子と２個の中央段
出力端子に関連した交換路を制御する。各タイムスロッ
トに１回中央段タイムスロットメモリ回２２２のすべて
が読出され、その結果として得られる制御ワードがバッ
ファレジスタ２２３に蓄積される。各バッファレジスタ
２２３の内容の各々の半分が中央段スイッチを通る通路
を規定し、それぞれひとつの中央段スイッチの入力端子
とこれに対応する中央段スイッチの出力端子を規定する
ようになっている。例えば５ビットからなる半ワードは
与えられた１６×１６の入力スイッチの第０入力から１
針固の可能な出力すなわちＢリンクのひとつを選択する
。ここでは鏡像関係のあるネットワークを利用している
から、同じ半ワードは第３段の１６×１６のスイッチを
通り、１畝固の利用可能なＢリンクから、その第０出力
端子への通路を設定するのにも用いられる。バッファレ
ジスタ２２３の内容の残りの半分は同様にして第２段の
スイッチの第２の入力端子から第３段のスイッチの対応
する出力端子への接続を設定するのに利用される。各半
ワードの内の１ビットは空蜜ビットであり、これはそれ
に関連する入出力端子が塞がっているときに接続路の設
定を禁止するものである。出力タイムスロットメモリ回
路２２１（第３図）は部分的に出力段スイッチ２１１を
制御するのに使用される制御ワードを発生する。

各タイムスロットに１回出力タイムス。ツトメモリ回路
２２１はすべて読み出され、この結果得られる制御ワー
ドの内の３ビットで、それに関連した出力端子が接続さ
れる８個のＣリンクの内のひとつが規定されることにな
る。制御ワードの第４ビットは空／塞ビットであり、も
しも出力端子が空きであるときには接続路の設定を禁止
するのに使用される。入力タイムスロットメモリ回路２
２０は各々の中間バッファメモリ回路２０５と関連して
いることが思い出されるであろう。

第１０Ｃ図は入力タイムスロットメモリ回路２２０１こ
与えられるアドレスと制御信号のタイミングを示してい
る。入力タイムスロットメモリ回路のアクセス回路に与
えられる議出しアドレスはタイムスロットカウンタから
の位相２のアドレスシーケンスである。タイミング分配
ユニット１３２は入力バッファメモリ回路４０２と同様
に使用されるが、このタイミング分配ユニットからのア
ドレス選択信号（第１０Ｃ図の線２）に従って、議出し
アドレスが時刻ｔ，〜ｔ９のタイミングでメモリアクセ
ス回路２２５に与えられる。読出し動作はタイミング分
配ユニット１３２からの論理“１”議出し制御信号（第
１０Ｃ図の線６）に応動して開始される。さらに与えら
れたアドレスに応動して各入力タイムスロットメモリ回
路２２０‘こよって発生された１２ビットの出力は時刻
ｔｓで関連するレジスタにゲート２２６される。このレ
ジスタ２２６の内容の内のビット０−６は時刻らｏ〜ｔ
２で入力タイムスロットメモリ回路２２川こ関連した中
間バッファメモリ回路２０５にアクセスするのに使用さ
れるアドレスである。時刻しでレジスタ２２６のビット
位置８〜１１の内容は遅延バッファ２２７にゲートされ
る。

遅延バッファ２２７に蓄積された信号は復号器２２８に
直接与えれる。これは入力段スイッチ２１０の各入力に
固有に関連している。各々の復号器２２８が関連した入
力は同一の入力タイムスロットメモリ回路２２０によっ
て制御される中間バッファメモリ回路２０５に接続され
た入入力である。また時刻けこおいて関連した入力タイ
ムスロットメモリ回路２２０のレジスタ２２６のアドレ
スに応動して得られたデータワードは１１ビットシフト
レジスタ２０６にゲートされる。シフトレジスタ２０６
はデータワードと、これに関連したパリティビット、そ
れにスタート符号として使用される論理“１”を蓄積す
る。論理‘‘１”のスタート符号は交換網の出力で検出
されてデータワードの存在を判定するものとなる。第１
１ビット位置すなわちすべてのビットが伝送された後ネ
ットワークに直列に送出されるビットは論理“０”にセ
ットされる。従ってデータワードが伝送されていないと
きにはいつでもネットワークには論理“０”が与えられ
ていることになる。中央段タイムスロットメモリ回路２
２２のタイミング・制御信号は第１０Ｄ図に示されてい
る。

入力バッファメモリ回路４０２に関連して先に示したと
同様に議出しアドレスはし４からｔ６までで中央段のタ
イムスロットメモリ回路２２２に与えられる。こうして
与えられたアドレスはタイムスロットカウンタ１３１か
らの位相３アドレスである。時刻りこおいてタイミング
分配ユニット１３２は論理“１”を中央段のタイムスロ
ットメモリ回路２２２の議出し付勢リード“Ｒ”に送る
。各々の中央段タイムスロットメモリ回路２２２の議出
しアドレスに蓄積されていた制御ワードは１２ビットの
ワードであるが、これが時亥比５で関連するバッファレ
ジス夕２２３にゲートされる。バッファレジスタ２２３
に入れられた各々の制御ワ−ドが中央段スイッチユニッ
ト１２０の特定の二つの入力端子と対応する二つの出力
端子に関連する伝送路の設定を前述した方法で制御する
。これらの通路はほぼらで設定される。時刻ら乃至ｔ，
５において、一連の１１個のゲートパルスがタイミング
分配ユニット１３２から各々のシフトレジスタ２０６の
シフト制御入力に与えられる。

シフトレジスタ２０６はこれらのゲートパルスに応動し
てスタート符号およびデータワードを中間バッファメモ
リ回路２０５に関連した交換緒の入力に直列に送信する
。時刻ｔ，において位相４アドレスシーケンスからの議
出しアドレスが出力タイムスロットメモリ回路２２１の
アクセス回路に与えられる。これらのメモリは時亥比６
からｔ，。で生ずる読出し制御信号に応動して読み出さ
れ、各メモリのアクセスされた内容は時亥比８で関連し
たレジスタ３０６にゲートされる。レジスタ３０６の内
容の内の４ビットは復号器３０７に与えられる。復合器
３０７はこれに応敷して交換網の出力交換段を制御する
。従って交換網の出力段を通る通路はほぼらで、すなわ
ち入力段の通路が設定されてから半動作サイクル後に設
定される。交換網の各出力端子は複号装置７０１と固有
に関連しており、これは次に出力バッファメモリ回路２
１５と固有に関連している。スタート符号検出器７０２
は検出装置７０１に含まれており、データワードの存在
を検出してそのデータワードをシフトレジスタ７０３に
蓄積する。米国特許第３９岬０８４（１９７３王９月３
日）に述でべられたようなスタート符号検出器をスター
ト符号検出器７０２として使用することができる。各シ
ートレジスタ７０３の内容は時刻ｔ８において関連する
バッファレジスタ７０４にゲートされる。時刻はこおい
て、各々の出力段制御ワードレジスタ３０６の部分は関
連する遅延レジスタ３０８にゲートされる。遅延レジス
タ３０８の内容はバッファレジスタ７０４の内容が蓄積
されるべき出力バッファメモリ回路２１５のアドレス位
置を決定する。出力バッファメモリ回路２１６への記憶
はタイミング分配回路１３２からの書込制御信号（第１
０Ｆ図の線５）に応動して時刻Ｔ，．で行なわれる。位
相４アドレス系列からのアドレスが時刻ｔ，〜らで出力
バッファメモリ回路のアクセス回路に与えられる。時刻
ｔ８において、出力バッファメモリ回路２１５のアクセ
スされたアドレス位置の内容が関連するデータ保持レジ
スタ７０５にゲートされる。各データ保持レジスタ７０
５の出力はリコリレータ回路７０６を通してトランク多
重化装置４０１に伝送される。リコリレータ回路７０６
は８個のネットワーク出力端子から生じ８個のバッファ
メモリー回路２１５に入っていたデータを圧縮して、デ
コリレータ回路４０６の分配アルゴリズムと相補的な分
配アルゴリズムに従って７個の出力多重線に送る。デコ
リレーータ回路４０５で生じたどのような置換でも中央
処理装置による翻訳操作によって補償することができる
から、リコリレータ回路７０６が相補的に動作するとい
うことは本方式の動作によっては本質的でないことが了
解されるであろう。リコリレータ回路７０６のより詳細
な記述は前述したジョンソン他の特許に述べられている
。トランク多重化装置４０１はリコリレータ回路７０６
からのデータワードをアナログ号に変換してこれらのア
ナログ信号をその出力多重線のチャネルに対応する特定
の音声トランクに与える。前述したように、与えられた
トランク上の信号を表わすデータワードは単一の個有の
ネットワーク入力端子を通して交換網に送り込まれる。
従ってその間で通信が行なわれる起呼トランクをを判定
すれば、その各々に関連した個有の入力端子を翻訳によ
って知ることができる。これらの二つの入力端子を判定
すれば、ネットワークの対称性によって接続を行なうべ
きネットワークの出力端子が判定される。例えば、もし
起呼トランクが入力段スイッチ１の第０入力（第５図の
×）に関連しており、被呼トランクが入力スイッチ９の
入力端子３（第５図のＹ）に関連していれば、対称性か
ら使用される出力端子はそれぞれＹおよびＸ′（第５図
）であることになる。入力および出力端子が決定される
と、中央処理装置１５川ま利用できるＡ，ＢおよびＣリ
ンクとそれが利用できる時を示すのに必要な情報を決定
する。以下の例では入力端子Ｘを出力端子Ｙ′に接続す
るのに接続するＡＢＣリンクはＸ→Ｙ′と呼び、入力端
子Ｙを出力端子Ｘ′に接続するりンクをＹ→Ｘ′と呼ぶ
がこれが第５図では太い実線で示されている。さららに
、通信用に選択されている利用できる時間は位置１２６
において各タイムスロットメモリがアクセスされている
時間であると仮定される。後に詳述するように、この例
で示す通信路に関連するタイムスロットメモリは同一の
アドレス位置で順次に読み出され、従って制御ワードが
通話路を順次に、やや時間的な重なりを持ちながら形成
することになる。中央処理装置１５川ま先に述べたよう
に配置されているが、適切なタイムスロットメモリにこ
のような通路を完成するのに必要な情報を与える。

Ａリンクを規定する情報は上述したように入力端子×に
関連した入力タイムスロットメモリの位置１２６の部分
に記憶される。入力端子Ｘから伝送されて来たデータワ
ードを蓄積する中間バッファメモリ回路に関連するアド
レスはこれと同一のアドレス位置の２番目の部分に記憶
される。入力端子ＹのＡリンクとこれに関連した中間バ
ッファメモリ位置を規定する情報は同様にして入力Ｙに
関連した入力タイムスロットメモリ回路２２０に蓄積さ
れる。Ｘ→Ｙの通信路のためのＢリンクを規定する情報
は前述のようにＸ→Ｙ′通信略のＡリンクに関連する中
央段タイムスロットメモリ２２２の位置１２６に記憶さ
れる。さらにＹ→Ｘ′のＢリンクを規定する情報はＹ→
Ｘ′のＡリンクに関連した中央段タィムス。ットメモリ
２２２の位置１２６に記憶される。Ｘ→ＹのＢリンクを
規定する制御ワードとＹ→Ｘ■′のＢリンクを規定する
制御ワードはネットワークの対称性からまたそれぞれＹ
→Ｘ′のＣリンクおよびＸ→ＹのＣリンクを規定するこ
とになる。選択されたＣリンクに接続されるネットワー
クの出力端子は出力端子Ｘ′およびＹに関連したタイム
スロットメモリ回路２２１の位置１２６に記憶された情
報によって規定される。

この情報は共にＸ′およびＹ′出力端子に接続されるＣ
リンクと、Ｘ′およびＹに関連してデータワードが記憶
されるべきバッファメモリ回路２１５のアドレス位置を
規定する。以下の例は交換網を通してＸ→Ｙ′の通路が
完成される例を示すものである。

これに関連したＹ→Ｘ′の通路の完成および他のすべて
の通路は本質的に同様に形成されるものである。入力タ
イムスロットメモリ回路はそのときの位相２アドレスシ
ーケンスに従って時刻ｔ．〜ｔ９で読み出される。その
ときの位相２のアドレスが１２６であれば入力端子×に
関連した入力タイムスロットメモリ回路２２０のアドレ
ス１２６の内容が時刻ｎｔ，からｎｔ９で謙出され時刻
ｎらでレジスタ２２６にゲートされる。レジスタ２２６
の内容の内のビット０〜６は入力端子×に与えるデータ
ワードを蓄積する中間バッファメモリ２０５の議出しア
ドレスとして時刻ｎｔｍから（ｎ＋１）ｔ２までで使用
される。こうしてアクセスされた中間バッファメモリ回
路２０５の内容は時刻（ｎ＋１）ｔ，でシフトレジスタ
２０６に与えられる。レジスタ２２６のビット位置８〜
１１はまた時刻（ｎ＋１）ｔ，でバッファレジスタ２２
７に与えられ、これはこの信号を直俵復号器２２８に与
える。

復号器２２８はこれに応動して、入力端子×をビット位
置８〜１１で規定されるＡリンクに接続する。この接続
は時刻（ｎ＋１）ｔ２（第１１図の線２）までに完了す
る。中央段タイムス。

ットメモリ回路２２２は位相３アドレスシーケンスに従
ってち４からｔ７までの間で読み出される。ｎら４乃至
（ｎ＋１）らの時間で中央段タイムスロットメモリ回路
２２２のアドレス位置１２６が読み出され（第９図）、
これによって発生された制御ワードがそのそれぞれのレ
ジスタ２２３に与えられる。復号器２２９および２３０
はしジスタ２２３の内容に応動して、これによって規定
されるＢおよびＣリンクの接続を時刻（ｎ＋１）らで設
定する。（第１１図）。時刻（ｎ＋１）ｔ，から（ｎ＋
１）ｔ９で出力タイムスロットメモリ回路２２１は位置
１２６で読み出されるが、これはアドレスシーケンス３
（第９図のそのときのアドレスである。

各出力タイムスロットメモリ回路２２１の位置１２６の
内容は、これに関連したレジスタ３０６に時刻（ｎ十１
）らでゲートされる。レジス夕３０６のビット０〜３、
は直鞍復号器３０７に与えられ、これが出力端子Ｙ′を
先に選定されたＸ→Ｙ′通信路のＣリンク に接続する
。レジスタ３０６の内容の残りの部分は時刻（ｎ＋２）
ｔ５でバッファレジス夕３０８にゲートされて出力バッ
ファメモリ２１５のアドレスとして使用される。中間バ
ッファメモリ２０５から時刻（ｎ＋１）ちでシフトレジ
スタ２０６に読出されたデータワードは時刻（ｎ＋１）
らから（ｎ＋１）上，５まで入力端子Ｘに直列に送られ
る。

このデータワードはスイッチを通る経路が変更されたと
きも（第１１図の線２）時刻（ｎ十２）ちの前に第１段
スィッ‘チを通過し、中間段スイッチの経路が変更され
る時刻である（ｎ十２）ｔ５（第１１図の線４）の前に
中間段スイッチを通過し、出力段スイッチの接続路が変
更される時刻である（ｎ十２）ら（第１１図の線５）の
前に出力段スイッチを通して出力端子Ｙ′に与えられる
。出力端子Ｙ′を通過したデータワードは出力端子Ｙ′
に関連したスタート符号検出器７０２で検出されシフト
レジスタ７０３に与えられる。時刻（ｎ十２）ｔ８にお
いて、シフトレジスタ７０３に与えられる。時刻（ｎ十
２）Ｗこおいて、シフトレジスタ７０３の内容はバッフ
ァレジスタ７０４にゲートされ、これはそのレジスタか
ら時刻（ｎ十２）−から（ｎ十３）ｔ，で読み出されて
遅延レジスタ３０８によって規定される位置において出
力バッファメモリ回路２１５に書き込まれる。遅延レジ
スタ３０８の（ｎ＋２）ｔ５から（ｎ＋３）ちにおける
内容は出力タイムスロットメモリ回路２２１の位直１２
６の内容の一部であって、送信されたデータワードを蓄
積する出力バッファメモリ回路７０５のアドレスを規定
するものであることが想起されるであろう。このアドレ
ス位置は被呼トランクに直接に関連するものである。

【図面の簡単な説明】

第１図は本発明の一実施例たる電話交凝機のブロック図
、第２図乃至第６図は第７図に従って配列され第１図の
電話交換機をより詳細に示す図、第７図は第２図乃至第
６図の配置を示す図、第８図は図示のシステムで使用さ
れるタイムスロットカウンタのブロック図、第９図、第
１０Ａ図乃至第１０Ｆ図および第１１図は本実施例中の
時間間係を表わすタイミング図である。 〔主要部分の符号の説明〕 請求範囲中の名称 符号 明細書中の名称固定した
時間幅のタイムスロットを発生１３０ 高精度クロック １３１ タイムスロツトカウン夕 １３２ タイミング分配回賂 入力ネットワーク段 ２１０ 入力段スイッチ第１の
制御回路 ２２０ タイムスイッチメモリ各々の連続し
た交換網段１２０ 中間段スイッチ２１１ 出力段スイ
ッチ他の制御回路 ２２２，２２１ タイムスロットメモリ 葦 〜 葦 Ｙ 葦 葦 ○ 葦 ○ 葦 心 葦 こ Ｓ Ｌ ‘／Ｇ／〇凶 ‘ノＧ／０６ ｆ′６ ／ＯＣ ‘ノＧ′００ ‘ノＧ／０ど ‘／Ｇ ′○〆

Claims (1)

【特許請求の範囲】
1. １ 固定時間幅のタイムスロツトを規定する信号を発生
   する回路を含み、各データワードを含むタイムスロツト
   の時間幅よりも全ネツトワーク転送時間が長く、ネツト
   ワークの各段は入出力端子を有し夫々が直列に接続され
   ているような多段空間分割スイツチングネツトワークを
   通して時分割多重データワードを転送する装置において
   、 前記ネツトワーク段の各々の出力端子を、最終段の
   出力端子を除いて、夫々後段の入力端子に直接接続する
   接続手段を有し、 前記転送装置はさらに、入力ネツト
   ワーク段を通して該固定時間幅のタイムスロツト内で通
   路を設定する第１の制御回路と、前記入力ネツトワーク
   段を通して通路が設定された後に、前段のネツトワーク
   を通して通路が設定されると直ちに次段のネツトワーク
   を通して同等の固定時間幅のタイムスロツト内で通路を
   設定する第２の制御回路とを含み、もつて一連のネツト
   ワーク段を通る通路が時間的に重複して順次閉成される
   ことを特徴とする時分割多重データワード転送装置。