JPS60236187A - 多ポ−トレジスタセル - Google Patents
多ポ−トレジスタセルInfo
- Publication number
- JPS60236187A JPS60236187A JP59091259A JP9125984A JPS60236187A JP S60236187 A JPS60236187 A JP S60236187A JP 59091259 A JP59091259 A JP 59091259A JP 9125984 A JP9125984 A JP 9125984A JP S60236187 A JPS60236187 A JP S60236187A
- Authority
- JP
- Japan
- Prior art keywords
- read
- line
- write
- terminal
- reading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体礒積回路で用いられるレジスタセル、特
にマイクロプロセッサーや東積化メモＩＪで用いられる
多？−トレノスタセルに関する。
にマイクロプロセッサーや東積化メモＩＪで用いられる
多？−トレノスタセルに関する。
（従来技術とその間＠１点）
一般に、マイクロプロセッサ−内で論理演算を行なわせ
るためには、別々のレジスタセルに蓄えられた２ケのオ
イランドを読み出し、それらを論理演算ユニットに入力
し、加減算を行なった後で、再び、レジスタセルに書き
込む方式が用いられている。これらの目的に用いるレジ
スタセルは、少なくとも、２ケの出力端子と１ケの入力
端子を有する。これらのレジスタセルの従来例は、富沢
。
るためには、別々のレジスタセルに蓄えられた２ケのオ
イランドを読み出し、それらを論理演算ユニットに入力
し、加減算を行なった後で、再び、レジスタセルに書き
込む方式が用いられている。これらの目的に用いるレジ
スタセルは、少なくとも、２ケの出力端子と１ケの入力
端子を有する。これらのレジスタセルの従来例は、富沢
。
徳用、榎本により、情報処理学会誌昭和５８年９月号１
０７０ページから１０７８−２−ジに、［ｖＬＳＩ設計
の新手法」と題して発表された留飲の中において、第１
図のようが２ボートレジスタセルが示されている。図中
、ＩＩ、Ｉ２はインｔ４−タ、Ｎ１はインパータエ１の
出力端子、Ｎ２はインバータＩ２の入力端子、Ｑｌｌ、
Ｑ１２はレジスタセルの読み出し用トランジスタ、Ｑ２
１ 、Ｑ２２は噛き込み用トランジスタ、Ｂｌ 、Ｂ２
は読み出し・誉き込み兼用線、Ｗｌｌ、Ｗ１２はレジス
タセルの読み出しワード線、Ｗ２１．Ｗ２２は書き込み
ワード線、Ｑ３１はリフレッシュ用トランジスタ、Ｒ１
はリフレッシュクロック線を、それぞれ示す。このレジ
スタセルのＷｌ１作は次のようになる。レジスタセルを
読み出す場合にｄ１読み出しワード１１１ｉ！Ｗｌｌ、
Ｗｌ２のいすねか（複数本も可能）が選択され、そのワ
ード線に結合きれた読み出し用トランジスタを導通状態
にして、端子Ｎ１の記憶情報が、選択さねた読み出しワ
ード線に対応した読み出し・１き込み兼用線に読み出さ
ノする。
０７０ページから１０７８−２−ジに、［ｖＬＳＩ設計
の新手法」と題して発表された留飲の中において、第１
図のようが２ボートレジスタセルが示されている。図中
、ＩＩ、Ｉ２はインｔ４−タ、Ｎ１はインパータエ１の
出力端子、Ｎ２はインバータＩ２の入力端子、Ｑｌｌ、
Ｑ１２はレジスタセルの読み出し用トランジスタ、Ｑ２
１ 、Ｑ２２は噛き込み用トランジスタ、Ｂｌ 、Ｂ２
は読み出し・誉き込み兼用線、Ｗｌｌ、Ｗ１２はレジス
タセルの読み出しワード線、Ｗ２１．Ｗ２２は書き込み
ワード線、Ｑ３１はリフレッシュ用トランジスタ、Ｒ１
はリフレッシュクロック線を、それぞれ示す。このレジ
スタセルのＷｌ１作は次のようになる。レジスタセルを
読み出す場合にｄ１読み出しワード１１１ｉ！Ｗｌｌ、
Ｗｌ２のいすねか（複数本も可能）が選択され、そのワ
ード線に結合きれた読み出し用トランジスタを導通状態
にして、端子Ｎ１の記憶情報が、選択さねた読み出しワ
ード線に対応した読み出し・１き込み兼用線に読み出さ
ノする。
レジスタセルに情報を１き込む場合には、祷き込みワー
ド線が選択され、侭き込み月１トランジスタＱ２１ 、
Ｑ２２のいずれか一方を導通状的に１．て、読み出し・
書き込み兼用線から端子Ｎ２に情報が薔き込まれる。こ
の−き込み時に、リフレッシュクロック１ａＲＩは、リ
フレッシ−用トランジスタＱ３１を非導通とするレベル
に保持され、端子Ｎ２の電圧が２段のインバータｘ２．
ｚ＋ｍって、端子Ｎ１に記（意される。しかし々から、
このよう表レジスタセルでは、読み出し線と１き込み線
とが共通に使われるために、レジスタからの読み出しと
書き込みを異なる時間帯で行なわなければならず、論理
演算の高速化に対する大きな障壁となっていた。つまり
、第２図に示したように、多数の論理演算をレジスタの
読み出し、論理演算、レジスタへの誉き込みの３つの処
理としてツクイブライン化した場合、各論理演算は一つ
の時間帯の幅で処理され、高速演算が可能とガる。しか
し、このためには、別々のレジスタセルが同時に、読み
出し及び書き込みを行なえる構成になっている必要があ
り、読み出し線と書き込み線とを別々に分けることが必
要となる。
ド線が選択され、侭き込み月１トランジスタＱ２１ 、
Ｑ２２のいずれか一方を導通状的に１．て、読み出し・
書き込み兼用線から端子Ｎ２に情報が薔き込まれる。こ
の−き込み時に、リフレッシュクロック１ａＲＩは、リ
フレッシ−用トランジスタＱ３１を非導通とするレベル
に保持され、端子Ｎ２の電圧が２段のインバータｘ２．
ｚ＋ｍって、端子Ｎ１に記（意される。しかし々から、
このよう表レジスタセルでは、読み出し線と１き込み線
とが共通に使われるために、レジスタからの読み出しと
書き込みを異なる時間帯で行なわなければならず、論理
演算の高速化に対する大きな障壁となっていた。つまり
、第２図に示したように、多数の論理演算をレジスタの
読み出し、論理演算、レジスタへの誉き込みの３つの処
理としてツクイブライン化した場合、各論理演算は一つ
の時間帯の幅で処理され、高速演算が可能とガる。しか
し、このためには、別々のレジスタセルが同時に、読み
出し及び書き込みを行なえる構成になっている必要があ
り、読み出し線と書き込み線とを別々に分けることが必
要となる。
（発明の目的）
本発明は、このような従来の欠点を除去して、レジスタ
セル同志が同時に、読み出し及び書き込みを行なうこと
を可能とする多ポートレジスタセルを提供することにあ
る。
セル同志が同時に、読み出し及び書き込みを行なうこと
を可能とする多ポートレジスタセルを提供することにあ
る。
（発明の構成）
本発明は互いに、一方のインバータの出力端子を他方の
インバータの入力端子に結合する第１及び第２のインバ
ータからなるフリップフロップを、複数の読み出し用ト
ランジスタを介してそれぞれ前記第１のインバータの出
力端子と複数の読み出し線とを結合し、−ヶの書き込み
用トランジスタを介して前記第２のインバータの出力端
子と書き込み線とを結合してなることを特徴とする多／
−トラジスタセルである。
インバータの入力端子に結合する第１及び第２のインバ
ータからなるフリップフロップを、複数の読み出し用ト
ランジスタを介してそれぞれ前記第１のインバータの出
力端子と複数の読み出し線とを結合し、−ヶの書き込み
用トランジスタを介して前記第２のインバータの出力端
子と書き込み線とを結合してなることを特徴とする多／
−トラジスタセルである。
（本発明の原理と作用）
本発明によれば、レジスタセルへの書キ込みを１本の書
き込みｍ＋通して行々う一方、レジスタセルからの読み
出しを、書き込み線とは異なる複数の読み出し線を用い
て行なうととＫより、レジスタセル同志が同時に、読み
出し及び書き込みを行なうことを可能となる。
き込みｍ＋通して行々う一方、レジスタセルからの読み
出しを、書き込み線とは異なる複数の読み出し線を用い
て行なうととＫより、レジスタセル同志が同時に、読み
出し及び書き込みを行なうことを可能となる。
（実施例）
以下、本発明の実施例について図面をお照して説明する
。
。
第３図は本発明の典型的な実施例を示す回路図である。
図中、ＩＩ 、Ｉ２はフリツプフロツプを構成する第１
及び第２のインバータ、Ｎｌ 、Ｎ２はフリップ７０ツ
ブの読み出し用端子及び省き込み用端子、Ｑｌｌ 、Ｑ
１２．Ｑ１３けレジスタセルの読み出し用トランジスタ
、Ｑｌｌは曹き込み（５） 用トランジスタ、Ｂｌｌ 、Ｂ１２．Ｂ１３は読み出し
線、Ｂ２１は曹き込み線、Ｗｌ １ 、Ｗｌ２ 。
及び第２のインバータ、Ｎｌ 、Ｎ２はフリップ７０ツ
ブの読み出し用端子及び省き込み用端子、Ｑｌｌ 、Ｑ
１２．Ｑ１３けレジスタセルの読み出し用トランジスタ
、Ｑｌｌは曹き込み（５） 用トランジスタ、Ｂｌｌ 、Ｂ１２．Ｂ１３は読み出し
線、Ｂ２１は曹き込み線、Ｗｌ １ 、Ｗｌ２ 。
Ｗｌ３はレジスタセルの読み出しワード線、Ｗ２１は書
き込みワード線をそれぞれ示す。図中に示した破線は、
読み出し用トランジスタと読み出し線の数が更に増加し
た場合にも同様にトランジスタと読み出し線が増えるこ
とを意味する。
き込みワード線をそれぞれ示す。図中に示した破線は、
読み出し用トランジスタと読み出し線の数が更に増加し
た場合にも同様にトランジスタと読み出し線が増えるこ
とを意味する。
実施例において、レジスタセルを読み出す場合には、読
み出しワード線Ｗｌ １ 、Ｗｌ ２ 、Ｗｌ ３゜・
・・のいずれか（複数本も可能）が選択され、そのワー
ド線に結合された読み出し用トランジスタを導通状態に
して、端子Ｎ１の記憶情報が、選択された読み出しワー
ド線に対応した読み出し線に読み出される。レジスタセ
ルに情報を書き込む場合には、書き込みワード線が選択
され、書き込み用トランジスタＱ２１を導通状態にして
書き込み線から端子Ｎ２に情報が誉き込まれる。端子Ｎ
２の電圧は反転されて端子Ｎ１に記憶されるため、書き
込み線へ入力されるデータは読み出し情報の反転データ
となる。本レジスタセルが正常な読み出（６） し動作をするために目１、インバータ■１の電流駆動能
力を十分に大きくして、読み出し用トランジスタＱｌｌ
、Ｑ１２．Ｑ１３．・・・がすべて導通状態となったと
しても、端子Ｎｌ、Ｎ２の−［Ｅレベルが反転しないよ
うにし、父、ｌ’Ｅ常な書き込み動作をするためには、
イン・ぐ−タＩ２の電流駆動能力を十分に小さくして、
書き込み用トランジスタＱ２１が導通した時、端子Ｎｌ
、Ｎ２の電ｒ−ＩＥレベルが反転するように、それぞれ
、インバータＩＩ。
み出しワード線Ｗｌ １ 、Ｗｌ ２ 、Ｗｌ ３゜・
・・のいずれか（複数本も可能）が選択され、そのワー
ド線に結合された読み出し用トランジスタを導通状態に
して、端子Ｎ１の記憶情報が、選択された読み出しワー
ド線に対応した読み出し線に読み出される。レジスタセ
ルに情報を書き込む場合には、書き込みワード線が選択
され、書き込み用トランジスタＱ２１を導通状態にして
書き込み線から端子Ｎ２に情報が誉き込まれる。端子Ｎ
２の電圧は反転されて端子Ｎ１に記憶されるため、書き
込み線へ入力されるデータは読み出し情報の反転データ
となる。本レジスタセルが正常な読み出（６） し動作をするために目１、インバータ■１の電流駆動能
力を十分に大きくして、読み出し用トランジスタＱｌｌ
、Ｑ１２．Ｑ１３．・・・がすべて導通状態となったと
しても、端子Ｎｌ、Ｎ２の−［Ｅレベルが反転しないよ
うにし、父、ｌ’Ｅ常な書き込み動作をするためには、
イン・ぐ−タＩ２の電流駆動能力を十分に小さくして、
書き込み用トランジスタＱ２１が導通した時、端子Ｎｌ
、Ｎ２の電ｒ−ＩＥレベルが反転するように、それぞれ
、インバータＩＩ。
Ｉ２のトランジスタサイズを設定しなければならない。
第４図は本発明をＣ−ＭＯＳに適用した実施の一例を示
す回路図である。便宜上、２Ｊ ）のレジスタセルにつ
いて説明する。図中、Ｑｌ 、Ｑ２は第１のインバータ
を構成するｐ−ＭＯ８Ｆ’ＥＴ及びｎ−ＭＯ８ＦＫＴ。
す回路図である。便宜上、２Ｊ ）のレジスタセルにつ
いて説明する。図中、Ｑｌ 、Ｑ２は第１のインバータ
を構成するｐ−ＭＯ８Ｆ’ＥＴ及びｎ−ＭＯ８ＦＫＴ。
Ｑ３ 、Ｑ４け第２のインバータを構成するｐ−ＭＯＳ
ＦＥＴ及びｎ−ＭＯＳＦＥＴ 、 Ｎ １は第１のイン
バータの出方端子兼第２のインバータの大刀−子、Ｎ２
６第２のインバータの出力端子兼第１のインバータの大
刀端子、Ｑｌｌ、Ｑ１２Ｆｉレジスタセルの読み出し用
ｎ−ＭＯ８ＦＥＴ 、 Ｑ ２１は書き込み用ｎ−ＭＯ
８ＦＥＴ 。
ＦＥＴ及びｎ−ＭＯＳＦＥＴ 、 Ｎ １は第１のイン
バータの出方端子兼第２のインバータの大刀−子、Ｎ２
６第２のインバータの出力端子兼第１のインバータの大
刀端子、Ｑｌｌ、Ｑ１２Ｆｉレジスタセルの読み出し用
ｎ−ＭＯ８ＦＥＴ 、 Ｑ ２１は書き込み用ｎ−ＭＯ
８ＦＥＴ 。
Ｂｌｌ、Ｂ１２け読み出し線、Ｂ２１は書き込み線、Ｗ
ｌｌ、Ｗｌ２はレジスタセルの絖み出しワード線、Ｗ２
１は書き込みワード線を、それぞれ示す。
ｌｌ、Ｗｌ２はレジスタセルの絖み出しワード線、Ｗ２
１は書き込みワード線を、それぞれ示す。
本実施例の動作の一例を次に示す。読み出し前において
、読み出し線Ｂｌｌ、Ｂ１２の電圧を高レベルにプリチ
ャージしておく。読み出し時に、読み出しワード線Ｗｌ
１ 、Ｗｌ ２の一方、もしくは、両方のワード線を
高レベルに上げ、読み出し用ｎ−ＭＯ８ＦＥＴを導通さ
せると、選択された読み出し線の電圧は、端子Ｎ１の電
圧が高レベルの時には高レベルを維持し、低レベルの時
には低レベルに下がって読み出し動作が行なわれる。読
み出し時に、記憶情報の破壊を防ぐために、ｎ −ＭＯ
ＳＦＥＴ Ｑ ２のチャネル幅をｎ−ＭＯＳＦＥＴ Ｑ
１１とＱｌ２のチャネル幅の合計以上にすることが望
ましい。書き込み時には、書き込みワード線Ｗ２１を高
レベルに上げ、曹き込み用ｎ−ＭＯ８ＦＥＴを導通させ
て、書き込み線Ｂ２１の情報を端子Ｎ２に書き込む。書
き込み時に、端子Ｎ２の電圧を反転させるためには、ｎ
−ＭＯＳＦＥＴ Ｑ ２１のチャネル幅をｎ−ＭＯＳＦ
ＥＴ Ｑ ４のチャネル幅の２倍１ヌ上にすることが望
ましい。本しジスタ七ルの読み出し及び１１Ｉｉｌ！込
み動作は、同じ時間帯に別々に行なってもよいし、同時
に行なってもよい・ （発明の効果） 本発明のレジスタセルは、マイクログロ士ツヤ−に用い
て、第２図に示したように、レジスタの読み出し、論理
演算、レジスタへの１き込みの一連の処理を・母イブラ
イン化した場合に、その利点を最大に発揮する。つまり
、読み出し線と誉き込み線が別々になっているため、レ
ジスタセル同志が同時に、絖み出し及び書き込みを行な
え、第１の時間帯でレジスタの読み出し、第２の時間帯
で論理演算、第３の時間帯で別のレジスタへの誓き込み
を行なうことによって、多数の論理演算を一つの時間帯
の幅で処理することができる。パイプライン化をしない
場合に比べて、３倍高速に演痺処理することができるた
め、マイクロゾロ七ｙす（９） −の高速化に非常に有利である。父、書き込み用トラン
ジスタを−ケしか用いないため、レジスタセルのマスク
レイウドの面積を小さくできることも利点の一つである
。
、読み出し線Ｂｌｌ、Ｂ１２の電圧を高レベルにプリチ
ャージしておく。読み出し時に、読み出しワード線Ｗｌ
１ 、Ｗｌ ２の一方、もしくは、両方のワード線を
高レベルに上げ、読み出し用ｎ−ＭＯ８ＦＥＴを導通さ
せると、選択された読み出し線の電圧は、端子Ｎ１の電
圧が高レベルの時には高レベルを維持し、低レベルの時
には低レベルに下がって読み出し動作が行なわれる。読
み出し時に、記憶情報の破壊を防ぐために、ｎ −ＭＯ
ＳＦＥＴ Ｑ ２のチャネル幅をｎ−ＭＯＳＦＥＴ Ｑ
１１とＱｌ２のチャネル幅の合計以上にすることが望
ましい。書き込み時には、書き込みワード線Ｗ２１を高
レベルに上げ、曹き込み用ｎ−ＭＯ８ＦＥＴを導通させ
て、書き込み線Ｂ２１の情報を端子Ｎ２に書き込む。書
き込み時に、端子Ｎ２の電圧を反転させるためには、ｎ
−ＭＯＳＦＥＴ Ｑ ２１のチャネル幅をｎ−ＭＯＳＦ
ＥＴ Ｑ ４のチャネル幅の２倍１ヌ上にすることが望
ましい。本しジスタ七ルの読み出し及び１１Ｉｉｌ！込
み動作は、同じ時間帯に別々に行なってもよいし、同時
に行なってもよい・ （発明の効果） 本発明のレジスタセルは、マイクログロ士ツヤ−に用い
て、第２図に示したように、レジスタの読み出し、論理
演算、レジスタへの１き込みの一連の処理を・母イブラ
イン化した場合に、その利点を最大に発揮する。つまり
、読み出し線と誉き込み線が別々になっているため、レ
ジスタセル同志が同時に、絖み出し及び書き込みを行な
え、第１の時間帯でレジスタの読み出し、第２の時間帯
で論理演算、第３の時間帯で別のレジスタへの誓き込み
を行なうことによって、多数の論理演算を一つの時間帯
の幅で処理することができる。パイプライン化をしない
場合に比べて、３倍高速に演痺処理することができるた
め、マイクロゾロ七ｙす（９） −の高速化に非常に有利である。父、書き込み用トラン
ジスタを−ケしか用いないため、レジスタセルのマスク
レイウドの面積を小さくできることも利点の一つである
。
また、本発明のレジスタセルは、読み出し用のトランジ
スタ及び読み出し線をそれぞれ３ヶ以上、フリラグフロ
ツノの出力端子に結合することによって、３ポ一ト以上
の多＋ｊ？ −）レジスタセル同志ても使用できる。
スタ及び読み出し線をそれぞれ３ヶ以上、フリラグフロ
ツノの出力端子に結合することによって、３ポ一ト以上
の多＋ｊ？ −）レジスタセル同志ても使用できる。
第１図は従来の２ボートレジスタセルの回路図、第２図
は論理演算の・母イブライン処理の説明図、第３図は本
発明の典型的な実施例を示す回路図、第４図は本発明を
Ｃ−ＭＯＳに適用した２Ｉ−トラジスタセルとしての実
施例を示す回路図である。 図において、■はインバータ、Ｑはトランジスタ、Ｎけ
端子、Ｗはワード線、Ｂけ読み出し又は書き込み線、Ｒ
はリフレッシ−クロック線、ＶＤＤは電源線、ＧＮＤは
接地線を、それぞれ示す。 （１０） 第４図 ＧＮＤ ＧＮＤ
は論理演算の・母イブライン処理の説明図、第３図は本
発明の典型的な実施例を示す回路図、第４図は本発明を
Ｃ−ＭＯＳに適用した２Ｉ−トラジスタセルとしての実
施例を示す回路図である。 図において、■はインバータ、Ｑはトランジスタ、Ｎけ
端子、Ｗはワード線、Ｂけ読み出し又は書き込み線、Ｒ
はリフレッシ−クロック線、ＶＤＤは電源線、ＧＮＤは
接地線を、それぞれ示す。 （１０） 第４図 ＧＮＤ ＧＮＤ
Claims (1)
- （１）互いに、一方のインバータの出力端子を他方のイ
ンバータの入力端子に結合する第１及び第２のインバー
タからなるフリッゾフロッゾを、複数の読み出し用トラ
ンジスタラ介して、それぞＪ１前記第１のインバータの
出力端子と複数の１洸み出し線とを結合し、−ヶの省き
込み１１１トランジスタを介して前記第２のイン・ぐ−
夕の１１１力端子と省き込み線とを結合してなることを
特徴とする多／ −トレジスタセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091259A JPS60236187A (ja) | 1984-05-08 | 1984-05-08 | 多ポ−トレジスタセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091259A JPS60236187A (ja) | 1984-05-08 | 1984-05-08 | 多ポ−トレジスタセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236187A true JPS60236187A (ja) | 1985-11-22 |
Family
ID=14021418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091259A Pending JPS60236187A (ja) | 1984-05-08 | 1984-05-08 | 多ポ−トレジスタセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236187A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226490A (ja) * | 1986-03-19 | 1987-10-05 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
| JPH01100789A (ja) * | 1987-07-02 | 1989-04-19 | Texas Instr Inc <Ti> | メモリ・セルとメモリ・セルに書込む方法 |
| JPH0221492A (ja) * | 1988-07-08 | 1990-01-24 | Nec Corp | メモリ回路 |
| JPH02158215A (ja) * | 1988-10-28 | 1990-06-18 | Internatl Business Mach Corp <Ibm> | 再プログラム可能論理アレイ |
| JPH02226583A (ja) * | 1989-02-23 | 1990-09-10 | Nec Corp | 多ポートレジスタセル |
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| FR2857151A1 (fr) * | 2003-07-04 | 2005-01-07 | Samsung Electronics Co Ltd | Cellule de memoire statique a double point de connexion et dispositif de memoire a semiconducteurs comportant celle-ci |
| US6862245B2 (en) | 2002-07-08 | 2005-03-01 | Samsung Electronics Co., Ltd. | Dual port static memory cell and semiconductor memory device having the same |
| CN104900258A (zh) * | 2014-03-07 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 用于静态随机存储器的存储单元和静态随机存储器 |
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-
1984
- 1984-05-08 JP JP59091259A patent/JPS60236187A/ja active Pending
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