JPH054757B2 - - Google Patents
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- JPH054757B2 JPH054757B2 JP61251013A JP25101386A JPH054757B2 JP H054757 B2 JPH054757 B2 JP H054757B2 JP 61251013 A JP61251013 A JP 61251013A JP 25101386 A JP25101386 A JP 25101386A JP H054757 B2 JPH054757 B2 JP H054757B2
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- circuit
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- mosfet
- activation signal
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOSFET（絶縁ゲート形電界効果
トランジスタ）で構成された半導体記憶装置に関
し、例えば、CMOS（相補型MOS）回路で構成さ
れたスタテイツク型RAM（ランダム、アクセス、
メモリ）に有効な技術に関する。
トランジスタ）で構成された半導体記憶装置に関
し、例えば、CMOS（相補型MOS）回路で構成さ
れたスタテイツク型RAM（ランダム、アクセス、
メモリ）に有効な技術に関する。
従来、半導体記憶装置（以下LSIメモリと略
す）は、第４図に示すような構成となつている。
すなわち、アドレス入力信号AX，AYによつてひ
とつのメモリセルが選択されるようになつてい
る。また、第５図に従来のメモリセルの構成を示
す。第５図において、ＮチヤネルMOSFETQ１，
Ｑ２，Ｑ３，Ｑ４のゲート幅を、それぞれW1、
W2、W3、W4とすると、従来のメモリセルは、
W1：W3＝４：１，W2：W4＝４：１となつてい
る。
す）は、第４図に示すような構成となつている。
すなわち、アドレス入力信号AX，AYによつてひ
とつのメモリセルが選択されるようになつてい
る。また、第５図に従来のメモリセルの構成を示
す。第５図において、ＮチヤネルMOSFETQ１，
Ｑ２，Ｑ３，Ｑ４のゲート幅を、それぞれW1、
W2、W3、W4とすると、従来のメモリセルは、
W1：W3＝４：１，W2：W4＝４：１となつてい
る。
ところが、近年、LSIメモリの集積度が増大
し、ビツト数も増え、LSIメモリのチツプ面積の
大部分をセルアレイが占めることにより、レイア
ウト面積が増大するという欠点がある。
し、ビツト数も増え、LSIメモリのチツプ面積の
大部分をセルアレイが占めることにより、レイア
ウト面積が増大するという欠点がある。
本発明は、メモリセルのトランスフアゲート用
MOSFETのゲート幅と、メモリセルの駆動用
MOSFETのゲート幅の比が、１対0.8〜1.2であ
るメモリセルと、書き込み信号の入力によつて、
活性化信号を発生するコントロール回路と、前記
活性化信号によつて制御されるワード線駆動回路
と、前記、活性化信号によつて制御されるデイジ
ツト線ごとに接続されたデータラツチ回路と、前
記、活性化信号と列デコーダからの選択信号の論
理をとつて、書き込み時に選択されたデイジツト
線以外に接続されたデータラツチ回路を駆動する
論理回路を有する。
MOSFETのゲート幅と、メモリセルの駆動用
MOSFETのゲート幅の比が、１対0.8〜1.2であ
るメモリセルと、書き込み信号の入力によつて、
活性化信号を発生するコントロール回路と、前記
活性化信号によつて制御されるワード線駆動回路
と、前記、活性化信号によつて制御されるデイジ
ツト線ごとに接続されたデータラツチ回路と、前
記、活性化信号と列デコーダからの選択信号の論
理をとつて、書き込み時に選択されたデイジツト
線以外に接続されたデータラツチ回路を駆動する
論理回路を有する。
次に、本発明について図面を参照して説明す
る。第１図は、本発明によるスタテイツク型
RAMの構成の一実施例である。この構成におい
て、第４図に示した従来例と異なる点は、外部端
子WEからの書き込み信号の入力によつて活性化
信号φを発生するコントロール回路CONと、活
性化信号φによつて制御されるワード線駆動回路
Eiと、活性化信号φによつて制御されるデイジツ
ト線ごとに接続されたデータラツチ回路Ciと、活
性化信号φと、Ｙアドレスデコーダからの選択信
号の論理をとつて、書き込み時に選択されたデイ
ジツト線以下のデイジツト線に接続されたデータ
ラツチ回路Ciを駆動するデータラツチ回路選択回
路Biを有している点である。
る。第１図は、本発明によるスタテイツク型
RAMの構成の一実施例である。この構成におい
て、第４図に示した従来例と異なる点は、外部端
子WEからの書き込み信号の入力によつて活性化
信号φを発生するコントロール回路CONと、活
性化信号φによつて制御されるワード線駆動回路
Eiと、活性化信号φによつて制御されるデイジツ
ト線ごとに接続されたデータラツチ回路Ciと、活
性化信号φと、Ｙアドレスデコーダからの選択信
号の論理をとつて、書き込み時に選択されたデイ
ジツト線以下のデイジツト線に接続されたデータ
ラツチ回路Ciを駆動するデータラツチ回路選択回
路Biを有している点である。
また、第２図は、本発明によるメモリセルの構
成であり、この構成において、第５図に示した従
来例と異なる点は、メモリセルのトランスフアゲ
ート用MOSFETのゲート幅と、メモリセルの駆
動用MOSFETのゲート幅の比である。つまり、
第５図において、ＮチヤネルMOSFETQ１，Ｑ
２，Ｑ３，Ｑ４のゲート幅を、それぞれ、W1、
W2、W3、W4とすると、従来のメモリセルは
W1：W3＝４：１、W2：W4＝４：１となつてい
るのに対し、第３図において、Ｎチヤネル
MOSFETQ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲ
ート幅を、それぞれW11、W12、W13、W14とす
ると、本発明のメモリセルは、W11：W13＝１：
１，W12：W14＝14＝１：１となつている点であ
る。
成であり、この構成において、第５図に示した従
来例と異なる点は、メモリセルのトランスフアゲ
ート用MOSFETのゲート幅と、メモリセルの駆
動用MOSFETのゲート幅の比である。つまり、
第５図において、ＮチヤネルMOSFETQ１，Ｑ
２，Ｑ３，Ｑ４のゲート幅を、それぞれ、W1、
W2、W3、W4とすると、従来のメモリセルは
W1：W3＝４：１、W2：W4＝４：１となつてい
るのに対し、第３図において、Ｎチヤネル
MOSFETQ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲ
ート幅を、それぞれW11、W12、W13、W14とす
ると、本発明のメモリセルは、W11：W13＝１：
１，W12：W14＝14＝１：１となつている点であ
る。
第１図において、端子AX，AY，Diu，Dout，
WE及びCSは、その外部端子とされる。なお、第
１図において、電源供給端子は省略されている。
WE及びCSは、その外部端子とされる。なお、第
１図において、電源供給端子は省略されている。
メモリセルMCは、そのひとつの具体的回路が
代表として示されており、ゲートとドレインが互
いに交差結線された駆動用MOSFETQ１１，Ｑ
１２と、前記MOSFETQ１１，Ｑ１２のドレイ
ンと電源電圧VCCとの間に設けられた情報保持
用ポリ（多結晶）シリコン層で形成された高抵抗
Ｒ１１，Ｒ１２とによつて構成されている。前記
MOSFETQ１１，Ｑ１２と前記高抵抗Ｒ１１，
Ｒ１２の共通接続点と相補デイジツト線DO，
DOとの間にトランスフアゲート用MOSFETQ１
３，Ｑ１４が設けられている。さらに、前記
MOSFETQ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲ
ート幅を、それぞれ、W11，W12，W13，W14と
すれば、とすれば、W11：W13＝１：１，W12：
W14＝１：１となつている。他のメモリセルMC
も相互において同様な回路構成にされている。こ
れらのメモリセルMCは、マトリツクス状に配置
されている。同じワード線WLiに配置されたメモ
リセルMCのトランスフアゲート用MOSFETQ１
３，Ｑ１４等のゲートは、それぞれ対応するワー
ド線WL１及びWL２に共通に接続され、同じデ
イジツト線Di，に配置されたメモリセルMCの
入出力端子は、それぞれ、対応する一対の相補デ
イジツト線Do，及びD1，1に接続される。
代表として示されており、ゲートとドレインが互
いに交差結線された駆動用MOSFETQ１１，Ｑ
１２と、前記MOSFETQ１１，Ｑ１２のドレイ
ンと電源電圧VCCとの間に設けられた情報保持
用ポリ（多結晶）シリコン層で形成された高抵抗
Ｒ１１，Ｒ１２とによつて構成されている。前記
MOSFETQ１１，Ｑ１２と前記高抵抗Ｒ１１，
Ｒ１２の共通接続点と相補デイジツト線DO，
DOとの間にトランスフアゲート用MOSFETQ１
３，Ｑ１４が設けられている。さらに、前記
MOSFETQ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲ
ート幅を、それぞれ、W11，W12，W13，W14と
すれば、とすれば、W11：W13＝１：１，W12：
W14＝１：１となつている。他のメモリセルMC
も相互において同様な回路構成にされている。こ
れらのメモリセルMCは、マトリツクス状に配置
されている。同じワード線WLiに配置されたメモ
リセルMCのトランスフアゲート用MOSFETQ１
３，Ｑ１４等のゲートは、それぞれ対応するワー
ド線WL１及びWL２に共通に接続され、同じデ
イジツト線Di，に配置されたメモリセルMCの
入出力端子は、それぞれ、対応する一対の相補デ
イジツト線Do，及びD1，1に接続される。
第１図において、コントロール回路CONは、
外部端子WE、CSからの入力信号を受けて、内部
制御タイミング信号を形成する。すなわち、コン
トロール回路CONは、ライトイネーブル信号
WE、チツプ選択信号を受けて、内部イネーブ
ル信号、活性化信号φ、内部チツプセレクト
信号などの内部タイミング信号を形成する。
ここで、活性化信号φは、外部端子からの入
力信号によつて、コントロール回路CONを介し
て、制御される。
外部端子WE、CSからの入力信号を受けて、内部
制御タイミング信号を形成する。すなわち、コン
トロール回路CONは、ライトイネーブル信号
WE、チツプ選択信号を受けて、内部イネーブ
ル信号、活性化信号φ、内部チツプセレクト
信号などの内部タイミング信号を形成する。
ここで、活性化信号φは、外部端子からの入
力信号によつて、コントロール回路CONを介し
て、制御される。
第１図において、Ｘアドレスデコーダ、Ｘ−
DCRは、相互において、類似の論理ゲート回路
Ｇ１，Ｇ２等により構成される。これらの論理ゲ
ート回路Ｇ１，Ｇ２等の入力には、図示しない適
当な回路装置から供給される外部アドレス信号
AXを受けるｘアドレスバツフア、Ｘ−ADBで加
工された内部相補アドレス信号ａ×0〜ａ×ikk定
の組み合せにより印加される。
DCRは、相互において、類似の論理ゲート回路
Ｇ１，Ｇ２等により構成される。これらの論理ゲ
ート回路Ｇ１，Ｇ２等の入力には、図示しない適
当な回路装置から供給される外部アドレス信号
AXを受けるｘアドレスバツフア、Ｘ−ADBで加
工された内部相補アドレス信号ａ×0〜ａ×ikk定
の組み合せにより印加される。
第１図において、ワード線WL１は、Ｘアドレ
スデコーダ、Ｘ−DCRで形成された選択信号を
受けるワード線駆動回路Ｅ１によつて選択され
る。ここで、ワード線駆動回路Ｅ１は、コントロ
ール回路CONから発生される活性化信号φによ
つて制御され、読み出し時は、ワード線WL１を
１／２VCCレベルに上げ、書き込み時は、ワード線
WL１を、VCCレベルに上げる。他のワード線
WL２についても同様である。
スデコーダ、Ｘ−DCRで形成された選択信号を
受けるワード線駆動回路Ｅ１によつて選択され
る。ここで、ワード線駆動回路Ｅ１は、コントロ
ール回路CONから発生される活性化信号φによ
つて制御され、読み出し時は、ワード線WL１を
１／２VCCレベルに上げ、書き込み時は、ワード線
WL１を、VCCレベルに上げる。他のワード線
WL２についても同様である。
第１図において、メモリアレイにおける一対の
デイジツト線DO，及びD1，1は、それぞれ
デイジツト線選択のための、伝送ゲート用
MOSFETQ５，Ｑ６及びＱ７，Ｑ８から構成さ
れたカラムスイツチ回路を介して、コモンデータ
線CD，に接続される。このコモンデータ線
CD，には、読み出し回路DOBの入力端子と、
書き込み回路DIBの出力端子が接続される。前
記、読み出し回路DOBの出力端子は、データ出
力端子Doutに読み出し信号を送出し、書き込み
回路DIBの入力端子には、データ入力端子Diuか
ら供給される書き込みデータ信号が印加される。
前記、読み出し回路DOBは、センスアンプを含
み、データ出力端子Doutから読み出し信号を送
出する。
デイジツト線DO，及びD1，1は、それぞれ
デイジツト線選択のための、伝送ゲート用
MOSFETQ５，Ｑ６及びＱ７，Ｑ８から構成さ
れたカラムスイツチ回路を介して、コモンデータ
線CD，に接続される。このコモンデータ線
CD，には、読み出し回路DOBの入力端子と、
書き込み回路DIBの出力端子が接続される。前
記、読み出し回路DOBの出力端子は、データ出
力端子Doutに読み出し信号を送出し、書き込み
回路DIBの入力端子には、データ入力端子Diuか
ら供給される書き込みデータ信号が印加される。
前記、読み出し回路DOBは、センスアンプを含
み、データ出力端子Doutから読み出し信号を送
出する。
第１図において、カラムスイツチ回路を構成す
るMOSFETQ５，Ｑ６及びＱ７，Ｑ８のゲート
には、それぞれＹアドレスデコーダ、Ｙ−DCR
から選択信号が供給される。このＹアドレスデコ
ーダ、Ｙ−DCRは、論理ゲート回路Ｇ３，Ｇ４
等により構成される。これらの、論理ゲート回路
Ｇ３，Ｇ４等の入力には、図示しない適当な回路
装置から供給される外部アドレス信号AYを受け
る、Ｙアドレスバツフア、Ｙ−ADBで加工され
た内部相補アドレス信号aYｏ〜aYｉが所定の組み
合せにより印加される。また、データラツチ回路
選択回路Ｂ１，Ｂ２は、書き込み時において、活
性化信号φと、Ｙアドレスデコーダ、Ｙ−DCR
からの選択信号との論理をとつて、書き込みのた
めの選択されたデイジツト線以外のデイジツト線
に接続された、データラツチ回路を駆動する。さ
らに、一対のデイジツト線DO，及びD1，1
に、それぞれ接続されたデータラツチ回路Ｃ１，
Ｃ２は、データラツチ回路選択回路B1，B2から
の信号、φ1，φ2を受けて、書き込み時に、選択
されたデイジツト線以外のデイジツト線上に現れ
たデータをラツチする。
るMOSFETQ５，Ｑ６及びＱ７，Ｑ８のゲート
には、それぞれＹアドレスデコーダ、Ｙ−DCR
から選択信号が供給される。このＹアドレスデコ
ーダ、Ｙ−DCRは、論理ゲート回路Ｇ３，Ｇ４
等により構成される。これらの、論理ゲート回路
Ｇ３，Ｇ４等の入力には、図示しない適当な回路
装置から供給される外部アドレス信号AYを受け
る、Ｙアドレスバツフア、Ｙ−ADBで加工され
た内部相補アドレス信号aYｏ〜aYｉが所定の組み
合せにより印加される。また、データラツチ回路
選択回路Ｂ１，Ｂ２は、書き込み時において、活
性化信号φと、Ｙアドレスデコーダ、Ｙ−DCR
からの選択信号との論理をとつて、書き込みのた
めの選択されたデイジツト線以外のデイジツト線
に接続された、データラツチ回路を駆動する。さ
らに、一対のデイジツト線DO，及びD1，1
に、それぞれ接続されたデータラツチ回路Ｃ１，
Ｃ２は、データラツチ回路選択回路B1，B2から
の信号、φ1，φ2を受けて、書き込み時に、選択
されたデイジツト線以外のデイジツト線上に現れ
たデータをラツチする。
また、特に制限されないが、前記、各デイジツ
ト線は、抵抗負荷が電源電圧VCCとの間に設け
られている。
ト線は、抵抗負荷が電源電圧VCCとの間に設け
られている。
次に、第３図の波形図を参照して、読み出し時
においての動作タイミングを説明する。第１図の
外部アドレス信号Axによつて、ワード線駆動回
路E1が選択される。ここで、ワード線駆動回路
E1は、第３図のような、外部端子からの入力
信号（Highレベル）によつてコントロール回路
CONを介して発生された活性化信号φ（Lowレベ
ル）によつて制御され、ワーう線WL1を1/2VCC
レベルに上げる。ここで、ワード線WL1のレベ
ルをVCCレベルに上げない理由は、メモリセル
MCのMOSFETQ１１，Ｑ１２，Ｑ１３，Ｑ１４
のゲート幅の比が、W11：W13＝１：１、W12：
W14＝１：１となつているため、メモリセルMC
に保持されたデータを破壊させないためである。
また、ワード線＆WL1を1/2VCCレベルまでしか
上げないため、デイジツト線上にはわずかな電位
差した現れないが、前記、出力回路DOBに含ま
れるセンスアンプは、そのわずかな電位差を検
知、増幅するので、アクセスのスピードが遅くな
ることはない。また、読み出し時において、各デ
イジツト線DO，及びD1，1に接続されたデ
ータラツチ回路Ｃ１，Ｃ２は、動作しない。他の
ワード線WL2についても同様である。
においての動作タイミングを説明する。第１図の
外部アドレス信号Axによつて、ワード線駆動回
路E1が選択される。ここで、ワード線駆動回路
E1は、第３図のような、外部端子からの入力
信号（Highレベル）によつてコントロール回路
CONを介して発生された活性化信号φ（Lowレベ
ル）によつて制御され、ワーう線WL1を1/2VCC
レベルに上げる。ここで、ワード線WL1のレベ
ルをVCCレベルに上げない理由は、メモリセル
MCのMOSFETQ１１，Ｑ１２，Ｑ１３，Ｑ１４
のゲート幅の比が、W11：W13＝１：１、W12：
W14＝１：１となつているため、メモリセルMC
に保持されたデータを破壊させないためである。
また、ワード線＆WL1を1/2VCCレベルまでしか
上げないため、デイジツト線上にはわずかな電位
差した現れないが、前記、出力回路DOBに含ま
れるセンスアンプは、そのわずかな電位差を検
知、増幅するので、アクセスのスピードが遅くな
ることはない。また、読み出し時において、各デ
イジツト線DO，及びD1，1に接続されたデ
ータラツチ回路Ｃ１，Ｃ２は、動作しない。他の
ワード線WL2についても同様である。
次に、第３図の波形図を用いて、書き込み時に
おいても動作タイミングを説明する。第１図の外
部アドレス信号Axによつて、ワード線駆動回路
E1が選択される。ここで、ワート線駆動回路E1
は、第３図のような、外部端子からの入力信
号（Lowレベル）によつて、コントロール回路
CONを介して発生された活性化信号φ（Highレ
ベル）によつて制御され、ワード線WL1を、
VCCレベルに上げる。ここで、ワード線WL1の
レベルを書き込み時の様に1/2VCCレベルにしな
いのは、ワード線WL1のレベルを1/2VCCレベル
にすると、書き込み時間が長くなるためである。
今、第１図のワード線WL1が選択されて、VCC
レベルによがつていて、デイジツト線DO，
が選択されていて、ワード線WL1と、デイジツ
ト線DO，の交差する所にあるメモリセル
MC11に、書み込みを行なう場合を考える。ここ
で、データラツチ回路Ciは、第３図の様なデータ
ラツチ回路選択回路B1からの信号φ1により、駆
動されていない。また、データラツチ回路C2は、
第３図の様なデータラツチ回路選択回路B2から
の信号φ2により駆動されている。つまり、書き
込み時においては、書き込みを行なおうとして選
択したデイジツト線以外の全てのデイジツト線に
接続されたデータラツチ回路Ciが駆動されるとこ
ろで、書き込み時にはワード線WL1がVCCレベ
ルに上げられるので、実際に書き込みを行なわな
いメモリセルML12のデータが破壊される恐れが
ある。そこで、ワード線WL1が、VCCレベルに
上がるまでの途中、つまり、1/2VCCレベルでメ
モリセルML12のデータを、すでに駆動されてい
るデータラツチ回路C2でラツチし、ワード線
WL1が上がつている間、データラツチ回路C2か
ら、メモリセルMC12へ随時、同データを書き込
むことで、ワード線WL1がVCCレベルに上がつ
ても、メモリセルML12のデータを破壊しないで
すむことができる。さらに、書み込みが終了する
時、つまり、外部端子WEからの入力信号がLow
レベルからHighレベルになる時、この入力信号
をコントロールー回路COMが受けて、活性化信
号φをHighレベルからLowレベルにするので、
データラツチ回路選択回路B1，B2からの信号φ1，
φ2が第３図の様になり、データラツチ回路C1，
C2は非動作となり、リセツトされる。
おいても動作タイミングを説明する。第１図の外
部アドレス信号Axによつて、ワード線駆動回路
E1が選択される。ここで、ワート線駆動回路E1
は、第３図のような、外部端子からの入力信
号（Lowレベル）によつて、コントロール回路
CONを介して発生された活性化信号φ（Highレ
ベル）によつて制御され、ワード線WL1を、
VCCレベルに上げる。ここで、ワード線WL1の
レベルを書き込み時の様に1/2VCCレベルにしな
いのは、ワード線WL1のレベルを1/2VCCレベル
にすると、書き込み時間が長くなるためである。
今、第１図のワード線WL1が選択されて、VCC
レベルによがつていて、デイジツト線DO，
が選択されていて、ワード線WL1と、デイジツ
ト線DO，の交差する所にあるメモリセル
MC11に、書み込みを行なう場合を考える。ここ
で、データラツチ回路Ciは、第３図の様なデータ
ラツチ回路選択回路B1からの信号φ1により、駆
動されていない。また、データラツチ回路C2は、
第３図の様なデータラツチ回路選択回路B2から
の信号φ2により駆動されている。つまり、書き
込み時においては、書き込みを行なおうとして選
択したデイジツト線以外の全てのデイジツト線に
接続されたデータラツチ回路Ciが駆動されるとこ
ろで、書き込み時にはワード線WL1がVCCレベ
ルに上げられるので、実際に書き込みを行なわな
いメモリセルML12のデータが破壊される恐れが
ある。そこで、ワード線WL1が、VCCレベルに
上がるまでの途中、つまり、1/2VCCレベルでメ
モリセルML12のデータを、すでに駆動されてい
るデータラツチ回路C2でラツチし、ワード線
WL1が上がつている間、データラツチ回路C2か
ら、メモリセルMC12へ随時、同データを書き込
むことで、ワード線WL1がVCCレベルに上がつ
ても、メモリセルML12のデータを破壊しないで
すむことができる。さらに、書み込みが終了する
時、つまり、外部端子WEからの入力信号がLow
レベルからHighレベルになる時、この入力信号
をコントロールー回路COMが受けて、活性化信
号φをHighレベルからLowレベルにするので、
データラツチ回路選択回路B1，B2からの信号φ1，
φ2が第３図の様になり、データラツチ回路C1，
C2は非動作となり、リセツトされる。
以上、説明したように本発明は、メモリセルの
トランスフアゲート様MOSFETのゲート幅と、
メモリセルの駆動用MOSFETのゲータ幅の比を
１対0.8〜1.2にすることにより、メモリセルの面
積を小さくし、よつて、LSIメモリのチツプ面積
の大部分を占めるメモリセルアレイの面積を小さ
くできるので、LSIメモリのチツプ面積を小さく
することができる。
トランスフアゲート様MOSFETのゲート幅と、
メモリセルの駆動用MOSFETのゲータ幅の比を
１対0.8〜1.2にすることにより、メモリセルの面
積を小さくし、よつて、LSIメモリのチツプ面積
の大部分を占めるメモリセルアレイの面積を小さ
くできるので、LSIメモリのチツプ面積を小さく
することができる。
第１図は、この発明が適用されたCMOSスタ
テイツク型RAMの回路図である。第２図は、こ
の発明が適用されたメモリセルである。第３図
は、動作タイミング図である。第４図は、従来の
CMOSスタテイツク型RAMの回路図である。第
５図は、従来のメモリセルである。 Ｘ−ADB……Ｘアドレスバツフア、Ｙ−ADB
……Ｙアドレスバツフア、Ｘ−DCR……Ｘアド
レスデコーダ、Ｙ−DCR……Ｙアドレスデコー
ダ、MC……メモリセル、DIB……書き込み回
路、DOB……読み出し回路、CON……コントロ
ール回路、Bi……データラツチ回路選択回路、
Ci……データラツチ回路、Ei……ワード線駆動回
路。
テイツク型RAMの回路図である。第２図は、こ
の発明が適用されたメモリセルである。第３図
は、動作タイミング図である。第４図は、従来の
CMOSスタテイツク型RAMの回路図である。第
５図は、従来のメモリセルである。 Ｘ−ADB……Ｘアドレスバツフア、Ｙ−ADB
……Ｙアドレスバツフア、Ｘ−DCR……Ｘアド
レスデコーダ、Ｙ−DCR……Ｙアドレスデコー
ダ、MC……メモリセル、DIB……書き込み回
路、DOB……読み出し回路、CON……コントロ
ール回路、Bi……データラツチ回路選択回路、
Ci……データラツチ回路、Ei……ワード線駆動回
路。
Claims (1)
- 【特許請求の範囲】 １ 書き込み信号の入力によつて、活性化信号を
発生するコントロール回路と、前記活性化信号に
よつて制御されるワード線駆動回路と、前記活性
化信号によつて制御されるデイジツト線ごとに接
続されたデータラツチ回路と、前記活性化信号と
列デコーダからの選択信号の論理をとつて、書き
込み時に選択されたデイジツト線以外のデイジツ
ト線に接続されたデータラツチ回路を駆動する論
理回路を具備することを特徴とする半導体記憶装
置。 ２ 前記メモリセルは、ゲートとドレインが互い
に交差結線され、ソースがそれぞれ接地された第
１、第２の駆動用MOSFETと前記、第１、第２
の駆動用MOSFETのドレインと電源電圧との間
に設けられた情報保持用の第１、第２の高インピ
ーダンス素子と、前記第１、第２の駆動用
MOSFETのドレインの相補デイジツト線との間
に設けられ、それぞれのゲートが共通のワード線
に接続された第３、第４のトランスフアゲート用
MOSFETとで構成され、前記第１、第２駆動用
MOSFETのゲート幅と、前記第３、第４のトラ
ンスフアゲート用MOSFETのゲート幅の比が１
対0.8〜1.2であるメモリセルを具備することを特
徴とする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251013A JPS63104290A (ja) | 1986-10-21 | 1986-10-21 | 半導体記憶装置 |
| US07/110,823 US4953127A (en) | 1986-10-21 | 1987-10-21 | Semiconductor memory having different read and write word line voltage levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251013A JPS63104290A (ja) | 1986-10-21 | 1986-10-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104290A JPS63104290A (ja) | 1988-05-09 |
| JPH054757B2 true JPH054757B2 (ja) | 1993-01-20 |
Family
ID=17216336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251013A Granted JPS63104290A (ja) | 1986-10-21 | 1986-10-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4953127A (ja) |
| JP (1) | JPS63104290A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (5)
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| JPS58169958A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Ｍｉｓスタテイツク・ランダムアクセスメモリ |
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2985109B2 (ja) * | 1992-06-23 | 1999-11-29 | 日本冶金工業株式会社 | メタルハニカム担体の製造方法 |
-
1986
- 1986-10-21 JP JP61251013A patent/JPS63104290A/ja active Granted
-
1987
- 1987-10-21 US US07/110,823 patent/US4953127A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104290A (ja) | 1988-05-09 |
| US4953127A (en) | 1990-08-28 |
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