JPS60238954A - テ−ブルバツフアのパ−ジ方式 - Google Patents
テ−ブルバツフアのパ−ジ方式Info
- Publication number
- JPS60238954A JPS60238954A JP59094281A JP9428184A JPS60238954A JP S60238954 A JPS60238954 A JP S60238954A JP 59094281 A JP59094281 A JP 59094281A JP 9428184 A JP9428184 A JP 9428184A JP S60238954 A JPS60238954 A JP S60238954A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- real address
- table buffer
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、論理アドレスを実アドレスに変換するテーブ
ルバッファの格納データのパージ方式に関する。
ルバッファの格納データのパージ方式に関する。
従来技術と問題点
仮想記憶方式をとる計算機にはテーブルバッファ（Ｔａ
ｂｌｅ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ； Ｔ Ｌ
Ｂ ）を設けて該テーブルバッファで論理アドレスを
実アドレスに変換し主記憶等をアクセスするものがある
。テーブルバッファの容量には制限があるので、論理−
実アドレス対がない場合もあり （ノンヒント）、この
ような場合は主記憶のアドレス変換テーブルを索引する
等のことになる。またテーブルバッファに収容した論理
−実アドレス対が不要になる（変更があって該アドレス
対は不存在、従って使用禁止）こともあり、この場合は
当該対をパージする。
ｂｌｅ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ； Ｔ Ｌ
Ｂ ）を設けて該テーブルバッファで論理アドレスを
実アドレスに変換し主記憶等をアクセスするものがある
。テーブルバッファの容量には制限があるので、論理−
実アドレス対がない場合もあり （ノンヒント）、この
ような場合は主記憶のアドレス変換テーブルを索引する
等のことになる。またテーブルバッファに収容した論理
−実アドレス対が不要になる（変更があって該アドレス
対は不存在、従って使用禁止）こともあり、この場合は
当該対をパージする。
従来このＴＬＢのデータのパージは、パージすべきアド
レス（実アドレス）をレジスタにセットし、ＴＬＢをス
キャンして一致する実アドレス（ｉ！理−実アドレス対
の該実アドレス）があればそれをパージする、具体的に
はバリッドビットを“０” （無効）にする、という方
法で行なっている。これは、上記レジスタは他の目的に
も使用するのでパージアドレスを永く該レジスタに留め
て置くことはできないという理由もあるが、−々ＴＬＢ
をスキャンせねばならず厄介である。使用禁止の論理−
実アドレス対はアクセスがあったとき処理（パージ及び
ノンヒツト通告）しても格別支障はない。
レス（実アドレス）をレジスタにセットし、ＴＬＢをス
キャンして一致する実アドレス（ｉ！理−実アドレス対
の該実アドレス）があればそれをパージする、具体的に
はバリッドビットを“０” （無効）にする、という方
法で行なっている。これは、上記レジスタは他の目的に
も使用するのでパージアドレスを永く該レジスタに留め
て置くことはできないという理由もあるが、−々ＴＬＢ
をスキャンせねばならず厄介である。使用禁止の論理−
実アドレス対はアクセスがあったとき処理（パージ及び
ノンヒツト通告）しても格別支障はない。
発明の目的
本発明はか＼る点に着目してなされたもので、ＴＬＢの
データのパージ処理をなるべく簡単化しようとするもの
である。
データのパージ処理をなるべく簡単化しようとするもの
である。
発明の構成
本発明ではパージは当該アドレスに対するアクセスがあ
ったとき行なうようにする。パージアドレスをセットす
るレジスタは完全に若しくは実質上専用化してパージア
ドレスが該レジスタが長期滞在可能にすれば、上記のこ
とは可能である。即ち本発明は一輪理アドレスを実アド
レスに変換するテーブルバッファに格納された複数の論
理−実アドレス対の一部をパージする方式において、パ
ーシャルパージアドレスレジスタにパージすべき論理−
実アドレス対の該実アドレスをセットしておき、メモリ
アクセス時にテーブルバッファがアクセスされて該当論
理−実アドレス対が読み出される度に該実アドレスを前
記レジスタの実アドレスと比較し、一致したとき当該論
理−実アドレス対をパージすることを特徴とするが、次
に実施例を参照しながら更に説明する。
ったとき行なうようにする。パージアドレスをセットす
るレジスタは完全に若しくは実質上専用化してパージア
ドレスが該レジスタが長期滞在可能にすれば、上記のこ
とは可能である。即ち本発明は一輪理アドレスを実アド
レスに変換するテーブルバッファに格納された複数の論
理−実アドレス対の一部をパージする方式において、パ
ーシャルパージアドレスレジスタにパージすべき論理−
実アドレス対の該実アドレスをセットしておき、メモリ
アクセス時にテーブルバッファがアクセスされて該当論
理−実アドレス対が読み出される度に該実アドレスを前
記レジスタの実アドレスと比較し、一致したとき当該論
理−実アドレス対をパージすることを特徴とするが、次
に実施例を参照しながら更に説明する。
発明の実施例
図面は本発明の実施例を示し、１０はテーブルバッファ
（ＴＬＢ） 、１２は論理アドレスレジスタ、１４は
パーシャルパージアドレスレジスタ、１６゜１８はコン
パレータ、２０．２２はゲート回路である。メモリアク
セスに際しては論理アドレスＬＡがレジスタ１２にセッ
トされ、その一部がテーブルバッファ１０をアクセスし
て当該論理アドレスに対する実アドレスを読出す（存在
するならば）。
（ＴＬＢ） 、１２は論理アドレスレジスタ、１４は
パーシャルパージアドレスレジスタ、１６゜１８はコン
パレータ、２０．２２はゲート回路である。メモリアク
セスに際しては論理アドレスＬＡがレジスタ１２にセッ
トされ、その一部がテーブルバッファ１０をアクセスし
て当該論理アドレスに対する実アドレスを読出す（存在
するならば）。
テーブルバッファ１０内では論理アドレスＬと実アドレ
スＲとが対になっており、レジスタ１２にセットされた
論理アドレスＬＡと該アドレスによりテーブルバッファ
１０より読出された論理論アドレスＬとは等しい。従っ
てコンパレータ１６は一致（ヒツト）出力を生じ、これ
はアンドゲート２２を通って出力され、このときテーブ
ルバッファより読出された実アドレスＲは図示しない回
路を通って主記憶、通常は主記憶データのコピーを格納
するバッファストーレッジ（ＢＳ）をアクセスする。
スＲとが対になっており、レジスタ１２にセットされた
論理アドレスＬＡと該アドレスによりテーブルバッファ
１０より読出された論理論アドレスＬとは等しい。従っ
てコンパレータ１６は一致（ヒツト）出力を生じ、これ
はアンドゲート２２を通って出力され、このときテーブ
ルバッファより読出された実アドレスＲは図示しない回
路を通って主記憶、通常は主記憶データのコピーを格納
するバッファストーレッジ（ＢＳ）をアクセスする。
テーブルバッファ１０内の多数ある論理−実アドレス対
の１つをパージするときは当該アドレス対の実アドレス
Ｒと同じアドレスをレジスタ１４にセントし、かつ該レ
ジスタのバリッドビットＶを１にする。そして従来方式
ではその後テーブルバッファ１０を走査しく該バッファ
のアドレスの全てを逐次アクセスし）、各アドレスの格
納データ（論理−実アドレス対）を読出してその実アド
レスＲをレジスタ１４にセットしたパージアドレス（実
アドレス）ＰＡと比較する。コンパレータ１８がこの比
較を行ない、そして一致すると該コンパレータはＨ（ハ
イ）レベル出力を生じる。ナントゲート２０は該Ｈレベ
ル出力を受け、そしてレジスタ１４のバリッドビットＶ
も受け、これは１即ちＨレベルなので、Ｌ（ロー）レベ
ル出力を生じる。これはレジスタ１４のバリッドビット
Ｖを０にし、またテーブルバッファ１０の当該論理−実
アドレス対のバリッドビット■もＯにし、こうして該ア
ドレス対のパージを行なう。
の１つをパージするときは当該アドレス対の実アドレス
Ｒと同じアドレスをレジスタ１４にセントし、かつ該レ
ジスタのバリッドビットＶを１にする。そして従来方式
ではその後テーブルバッファ１０を走査しく該バッファ
のアドレスの全てを逐次アクセスし）、各アドレスの格
納データ（論理−実アドレス対）を読出してその実アド
レスＲをレジスタ１４にセットしたパージアドレス（実
アドレス）ＰＡと比較する。コンパレータ１８がこの比
較を行ない、そして一致すると該コンパレータはＨ（ハ
イ）レベル出力を生じる。ナントゲート２０は該Ｈレベ
ル出力を受け、そしてレジスタ１４のバリッドビットＶ
も受け、これは１即ちＨレベルなので、Ｌ（ロー）レベ
ル出力を生じる。これはレジスタ１４のバリッドビット
Ｖを０にし、またテーブルバッファ１０の当該論理−実
アドレス対のバリッドビット■もＯにし、こうして該ア
ドレス対のパージを行なう。
しかし本発明ではレジスタ１４にパージアドレスＰＡを
セットしてもテーブルバッファ１０の走査は行なわず、
そのま−にしておく。テーブルバッファ１０はアドレス
レジスタ１２に論理アドレスがセットされる度にアクセ
スされ、該当する論理−実アドレス対を読み出されるが
、コンパレータ１８はこの読み出された論理−実アドレ
ス対の実アドレスＲをレジスタ１４のパージアドレスＰ
Ａと比較し、不一致ならＬレベル出力、一致すれ１、ｔ
’Ｈレベル出力を生じる。Ｌレベル出力のときはナント
ゲート２０の出力はＨであり、これはレジスタ１４及び
テーブルバッファ１０のバリッドビットＶ（今にこれら
は１）に影響を与えず、そしてアンドゲートを閉じて前
述のようにコンパレータ１６のヒント出力を送出可能に
する。コンパレータ１８の出力がＨレベルのときは、前
記と同様でナントゲート２０の出力はＬレベル、レジス
タ１４及びテーブルバッファ１０のバリッドビットをＯ
にすると共にアンドゲート２２を閉じてコンパレータ１
６のヒツト出力の送出を禁止する。この場合はアドレス
例外となり、実アドレスをめるにはアドレス変換テーブ
ルを引いたりする。
セットしてもテーブルバッファ１０の走査は行なわず、
そのま−にしておく。テーブルバッファ１０はアドレス
レジスタ１２に論理アドレスがセットされる度にアクセ
スされ、該当する論理−実アドレス対を読み出されるが
、コンパレータ１８はこの読み出された論理−実アドレ
ス対の実アドレスＲをレジスタ１４のパージアドレスＰ
Ａと比較し、不一致ならＬレベル出力、一致すれ１、ｔ
’Ｈレベル出力を生じる。Ｌレベル出力のときはナント
ゲート２０の出力はＨであり、これはレジスタ１４及び
テーブルバッファ１０のバリッドビットＶ（今にこれら
は１）に影響を与えず、そしてアンドゲートを閉じて前
述のようにコンパレータ１６のヒント出力を送出可能に
する。コンパレータ１８の出力がＨレベルのときは、前
記と同様でナントゲート２０の出力はＬレベル、レジス
タ１４及びテーブルバッファ１０のバリッドビットをＯ
にすると共にアンドゲート２２を閉じてコンパレータ１
６のヒツト出力の送出を禁止する。この場合はアドレス
例外となり、実アドレスをめるにはアドレス変換テーブ
ルを引いたりする。
パージすべき論理−実アドレス対は使用できないもので
あるから、またアクセスがなければこれがテーブルバッ
ファに有っても支障はないから上記のパージ処理でよい
。
あるから、またアクセスがなければこれがテーブルバッ
ファに有っても支障はないから上記のパージ処理でよい
。
パージが済んでいない状態で、次のパージ対象が発生す
る場合は、従来方式に従ってテーブルバッファのスキャ
ンを行ない、先のパージ対象をパージする。なおレジス
タ１４及びコンパレータ１８を複数個設けるなら、パー
ジ対象が複数ある場合にも本発明を適用できる。
る場合は、従来方式に従ってテーブルバッファのスキャ
ンを行ない、先のパージ対象をパージする。なおレジス
タ１４及びコンパレータ１８を複数個設けるなら、パー
ジ対象が複数ある場合にも本発明を適用できる。
発明の詳細
な説明したように本発明ではパージ対象がアクセスされ
たときパージ処理を行なうようにしたので、Ｔ Ｌ Ｂ
のパーシャルパージの合理的に行なうことができ速度性
能の向上を図ることができる。
たときパージ処理を行なうようにしたので、Ｔ Ｌ Ｂ
のパーシャルパージの合理的に行なうことができ速度性
能の向上を図ることができる。
図面は本発明の実施例を示すブロック図である。
図で１０はテーブルバッファ、１４はパーシャルパージ
アドレスレジスタ、１８はコンパレータである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
アドレスレジスタ、１８はコンパレータである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 【特許請求の範囲】 論理アドレスを実アドレスに変換するテーブルバッファ
に格納された複数の論理−実アドレス対の一部をパージ
する方式において、 パーシャルパージアドレスレジスタにパージすべき論理
−実アドレス対の該実アドレスをセットしておき、メモ
リアクセス時にテーブルバッファがアクセスされて該当
論理−実アドレス対が読み出される度に該実アドレスを
前記レジスタの実アドレスと比較し、一致したとき当該
論理−実アドレス対をパージすることを特徴とするテー
ブルバッファのパージ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094281A JPS60238954A (ja) | 1984-05-11 | 1984-05-11 | テ−ブルバツフアのパ−ジ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094281A JPS60238954A (ja) | 1984-05-11 | 1984-05-11 | テ−ブルバツフアのパ−ジ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238954A true JPS60238954A (ja) | 1985-11-27 |
Family
ID=14105871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094281A Pending JPS60238954A (ja) | 1984-05-11 | 1984-05-11 | テ−ブルバツフアのパ−ジ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011203854A (ja) * | 2010-03-24 | 2011-10-13 | Fujitsu Ltd | メモリ管理装置、メモリ管理方法及びメモリ管理プログラム |
-
1984
- 1984-05-11 JP JP59094281A patent/JPS60238954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011203854A (ja) * | 2010-03-24 | 2011-10-13 | Fujitsu Ltd | メモリ管理装置、メモリ管理方法及びメモリ管理プログラム |
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