JPS62296252A - バツフア記憶制御方式 - Google Patents
バツフア記憶制御方式Info
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- JPS62296252A JPS62296252A JP61139663A JP13966386A JPS62296252A JP S62296252 A JPS62296252 A JP S62296252A JP 61139663 A JP61139663 A JP 61139663A JP 13966386 A JP13966386 A JP 13966386A JP S62296252 A JPS62296252 A JP S62296252A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、主記憶（ＭＳ）上のデータの写しを格納する
バッファ記憶（ＢＳ）と該ＢＳに格納されでいるデータ
の主記憶アドレス（ＭＳアドレス）を登録するディレク
トリ（ＢＡＡ）を有する情報処理装置に係り、詳しくは
ＢＡＡ中にへｆ、録するＭＳアドレス（絶対アドレス）
のビット数を低減するバッファ記憶制御方式に関する。
バッファ記憶（ＢＳ）と該ＢＳに格納されでいるデータ
の主記憶アドレス（ＭＳアドレス）を登録するディレク
トリ（ＢＡＡ）を有する情報処理装置に係り、詳しくは
ＢＡＡ中にへｆ、録するＭＳアドレス（絶対アドレス）
のビット数を低減するバッファ記憶制御方式に関する。
従来のバッファ記憶制御方式について第２図により説明
する。第２図ではＢＳはセットアソシアティブ方式をと
るとしている。なお、この種の計算機としては、例えば
ＨＩＴＡＣＭ−１８０゜Ｍ−２００Ｈ等が挙げられる。
する。第２図ではＢＳはセットアソシアティブ方式をと
るとしている。なお、この種の計算機としては、例えば
ＨＩＴＡＣＭ−１８０゜Ｍ−２００Ｈ等が挙げられる。
第２図において、２０１はプログラムにより与えられる
アドレス（論理アドレス）であり、２４ビツト（左端の
ビットから０８−３１と番号を付与する）で構成され、
１６ＭＢの論理（仮想）空間をアクセスできる。２０２
は論理アドレスからアドレス変換バッファ（”ｌ’Ｌ＋
３）２０３のエン１〜リアドレスを求める制御回路であ
る。ＴＬＢ２０３は仮想空間」二から実記憶ＭＳ上への
置換の単位であるページ（通常４にバイト）のＭＳ上へ
の再配置のアドレスを計算する動的アドレス変換機構（
ＤＡＴ）の高速化のためのバッファであり、各エントリ
には、論理アドレス（０８−１５）とそれに一対一対応
する絶対アドレス（０８−１９）（これをページアドレ
スと呼ぶ）が格納されている。Ｔ Ｌ Ｂ ２０３の論
理アドレス部は比較器２゜４に入力され、２０１の論理
アドレスと比較される。比較器２０４の出力はＴＬＢ２
０３の出力とゲート２０５に入力され、ＴＬＢ２０３の
絶対アドレス部（０８−１９）をゲートする。
アドレス（論理アドレス）であり、２４ビツト（左端の
ビットから０８−３１と番号を付与する）で構成され、
１６ＭＢの論理（仮想）空間をアクセスできる。２０２
は論理アドレスからアドレス変換バッファ（”ｌ’Ｌ＋
３）２０３のエン１〜リアドレスを求める制御回路であ
る。ＴＬＢ２０３は仮想空間」二から実記憶ＭＳ上への
置換の単位であるページ（通常４にバイト）のＭＳ上へ
の再配置のアドレスを計算する動的アドレス変換機構（
ＤＡＴ）の高速化のためのバッファであり、各エントリ
には、論理アドレス（０８−１５）とそれに一対一対応
する絶対アドレス（０８−１９）（これをページアドレ
スと呼ぶ）が格納されている。Ｔ Ｌ Ｂ ２０３の論
理アドレス部は比較器２゜４に入力され、２０１の論理
アドレスと比較される。比較器２０４の出力はＴＬＢ２
０３の出力とゲート２０５に入力され、ＴＬＢ２０３の
絶対アドレス部（０８−１９）をゲートする。
他方、ｒ３ｓ２０９は複数のカラム（第２図の例では１
２８）に分割され、各カラムは複数のロー（第２図の例
では８）に分割される。これに対応してＭＳも同一数の
カラムに分割される。即ち。
２８）に分割され、各カラムは複数のロー（第２図の例
では８）に分割される。これに対応してＭＳも同一数の
カラムに分割される。即ち。
Ｂ５２０９上の成るカラムの各々のロー（これをブロッ
クと呼ぶ）には、ＭＳ上の該当カラムの任意ブロックの
データ（ブロックデータ）が格納される。ＢＡＡ２０６
もＢ５２０９と同様の複数のカラムと複数のローに分割
され、ＭＳのあるカラムからＢ５２０９の同一カラムに
データ（ブロックデータ）を転送した時、そのＭＳアド
レス（絶対アドレス）のうち、ＢＳカラムアドレス（２
０−２６）の上位のビット（０８−１９）を、ブロック
データを書き込んだＢ５２０９の当該カラム及びローで
アクセスされるエントリに４２録する。
クと呼ぶ）には、ＭＳ上の該当カラムの任意ブロックの
データ（ブロックデータ）が格納される。ＢＡＡ２０６
もＢ５２０９と同様の複数のカラムと複数のローに分割
され、ＭＳのあるカラムからＢ５２０９の同一カラムに
データ（ブロックデータ）を転送した時、そのＭＳアド
レス（絶対アドレス）のうち、ＢＳカラムアドレス（２
０−２６）の上位のビット（０８−１９）を、ブロック
データを書き込んだＢ５２０９の当該カラム及びローで
アクセスされるエントリに４２録する。
論理アドレス２０１のうち、ページ内アドレス（２０−
３１）は、アドレス変換及びプリフィクス変換後も不変
であり、絶対アドレスでもある６ＢＡＡ２０６の各ロー
の出力は、ＴＬＢ２０３の絶対アドレスのゲートされた
出力と比較されるために各比較器２０７に入力される。
３１）は、アドレス変換及びプリフィクス変換後も不変
であり、絶対アドレスでもある６ＢＡＡ２０６の各ロー
の出力は、ＴＬＢ２０３の絶対アドレスのゲートされた
出力と比較されるために各比較器２０７に入力される。
各比較器２０７の出力は、ローエンコーダ２０８に入力
され、ブロックデータが登録されているＢ５２０９のロ
ーを示す、ＢＡＡ２０６のどのローにも該当アドレスが
登録されていない場合は、どのローもアクセスされない
で、ＭＳへのブロック転送要求が出される。
され、ブロックデータが登録されているＢ５２０９のロ
ーを示す、ＢＡＡ２０６のどのローにも該当アドレスが
登録されていない場合は、どのローもアクセスされない
で、ＭＳへのブロック転送要求が出される。
上記従来技術は、ＢＡＡ内に登録されるＭＳの絶対アド
レスのビット数に配慮されてお店ず、実空間が拡張され
、ＳＣＰ （システム制御プログラム）でアクセスされ
る絶対アドレスが大きくなるにつれ、ＢＡＡ内に登録す
る絶対アドレスのビット数を増加させなければならない
という問題がある。例えば第２図の構成において、ユー
ザ領域の拡大に対処するために論理アドレスを２４ビツ
トから３１ビツトに拡大して、仮想空間を２ＧＢとする
と同様に実アドレスも３１ビツトとすると、ＭＳも２Ｇ
Ｂまでアクセス可能となるが、ＢＡＡ内に＜ｔＵする絶
対アドレスも７ビツト追加する必要が生じる。しかし、
ＢＡＡに要求される記憶素子は、バイポーラの高速記憶
であることが多く。
レスのビット数に配慮されてお店ず、実空間が拡張され
、ＳＣＰ （システム制御プログラム）でアクセスされ
る絶対アドレスが大きくなるにつれ、ＢＡＡ内に登録す
る絶対アドレスのビット数を増加させなければならない
という問題がある。例えば第２図の構成において、ユー
ザ領域の拡大に対処するために論理アドレスを２４ビツ
トから３１ビツトに拡大して、仮想空間を２ＧＢとする
と同様に実アドレスも３１ビツトとすると、ＭＳも２Ｇ
Ｂまでアクセス可能となるが、ＢＡＡ内に＜ｔＵする絶
対アドレスも７ビツト追加する必要が生じる。しかし、
ＢＡＡに要求される記憶素子は、バイポーラの高速記憶
であることが多く。
４ＪＸ、積度の伸長の速度はＭＯＳに比べて純い。その
ため７ビン１〜もの容量を増加させるのは物理的な実装
上の制限から非常に困難なことである。
ため７ビン１〜もの容量を増加させるのは物理的な実装
上の制限から非常に困難なことである。
本発明の目的は、実空間が拡張されても、ＢＡＡに登録
する絶対ア１（レスのビット数の増加を軽減できるバッ
ファ記憶制御方式を提供することにある。
する絶対ア１（レスのビット数の増加を軽減できるバッ
ファ記憶制御方式を提供することにある。
本発明は、実アドレスがｍビットとなり、最大２”−１
ｔｉ地がアクセス可能となっても実際にＮ１３上に実装
できる記憶素子の容量は、それ以下であることに着目し
、ＭＳの実装可能最大アドレスがｎビットの絶対アドレ
スでアクセス可能で、かつ、ｍ）ｎの場合、ＢＳアクセ
ス時の絶対アドレスｍのうち、上位ｍ −ｎビットが全
て＋１０ ＋１であることを検出する手段を設ける。
ｔｉ地がアクセス可能となっても実際にＮ１３上に実装
できる記憶素子の容量は、それ以下であることに着目し
、ＭＳの実装可能最大アドレスがｎビットの絶対アドレ
スでアクセス可能で、かつ、ｍ）ｎの場合、ＢＳアクセ
ス時の絶対アドレスｍのうち、上位ｍ −ｎビットが全
て＋１０ ＋１であることを検出する手段を設ける。
ＢＡＡへの登録は、上位ｍ −ｎビットが全で“０″の
場合にのみ下位のｎビットをべｌ録し、ＢＡＡ内のアド
レスとＢＳアクセスアドレスとの比較は、上位ｍ −ｎ
ピッが全て０”の時行い、この時下位ｎビットが比較一
致した場合のみ、所定データがＢＳに格納されていると
判定する。もし上位ｍ −ｎビットが全てＮ ＯＩ＋で
ない場合は、アドレス例外を検出するか又はＭＳへのダ
イレクトフェッチ要求を出し、ＭＳ内でアドレス例外を
検出する。
場合にのみ下位のｎビットをべｌ録し、ＢＡＡ内のアド
レスとＢＳアクセスアドレスとの比較は、上位ｍ −ｎ
ピッが全て０”の時行い、この時下位ｎビットが比較一
致した場合のみ、所定データがＢＳに格納されていると
判定する。もし上位ｍ −ｎビットが全てＮ ＯＩ＋で
ない場合は、アドレス例外を検出するか又はＭＳへのダ
イレクトフェッチ要求を出し、ＭＳ内でアドレス例外を
検出する。
第１図は本発明方式の概念的構成を第２図との対比で示
したものである。１０１は３１ビツトに拡張された論理
アドレスを示す。それに対応してＴ Ｉ、 Ｂ Ｉ Ｏ
２に格納される絶対アドレスも１９ビツト（０１−１９
）に拡張される。ＴＬＢ １０２中の該当エントリの論
理アドレス部と１０１の論理アドレスは、第２図の場合
と同様に比較器１０３で比較される。一方、ＴＬＢ１０
２の該当エントリの絶対アドレス部の上位ビット（第１
図の例では、０１−０３の３ビツト）の出力は全ビット
０かどうかの非ゼロ検出器１０４に入力され、ＴＬ“１
０２中の該当エントリに存在した絶対アドレスの上位ビ
ットが全て０ではない場合、アドレス例外検出回路１０
６によって、アドレス例外検出信号を送出する。ゲート
１０５は比較器１０３で一致がとれ、非ゼロ検出器１０
４がオールゼロを検出した場合、ＴＬＢ １０２中の該
当エントリの絶対アドレス部の下位ビット（第１図の例
では０４〜１９）をゲートする。
したものである。１０１は３１ビツトに拡張された論理
アドレスを示す。それに対応してＴ Ｉ、 Ｂ Ｉ Ｏ
２に格納される絶対アドレスも１９ビツト（０１−１９
）に拡張される。ＴＬＢ １０２中の該当エントリの論
理アドレス部と１０１の論理アドレスは、第２図の場合
と同様に比較器１０３で比較される。一方、ＴＬＢ１０
２の該当エントリの絶対アドレス部の上位ビット（第１
図の例では、０１−０３の３ビツト）の出力は全ビット
０かどうかの非ゼロ検出器１０４に入力され、ＴＬ“１
０２中の該当エントリに存在した絶対アドレスの上位ビ
ットが全て０ではない場合、アドレス例外検出回路１０
６によって、アドレス例外検出信号を送出する。ゲート
１０５は比較器１０３で一致がとれ、非ゼロ検出器１０
４がオールゼロを検出した場合、ＴＬＢ １０２中の該
当エントリの絶対アドレス部の下位ビット（第１図の例
では０４〜１９）をゲートする。
ＢＡＡ１０７中には、絶対アドレス３１ビツトのうち、
上位３ビツト（即ち、第１図の例ではＭＳの実装容量の
最大値を２５６ＭＢとするので、その最大絶対アドレス
をアクセスするのに必要なビット数２８ビツトよりも上
位のビット）を除いたビットを登録する。ＢＡＡ１０７
の該当カラムの各ローの出力は比較器１０８に入力され
、ゲート１０５から送出されるＴＬ［３内の絶対アドレ
スの対応するビットと比較される。各比較器１０８の比
較出力はエンコーダ１０９に入力され、ブロックデータ
が３７．８されているＢ５ｌｌ０のローがエントリコー
ドされる。第２図の場合、Ｂ５ｌｌ０及びＢＡＡ１０７
のローは４つのクラス（０〜３）に分割されており、論
理アドレス１０１のビット１８−１９をデコーダ“１が
デコードして該当クラスを示す。
上位３ビツト（即ち、第１図の例ではＭＳの実装容量の
最大値を２５６ＭＢとするので、その最大絶対アドレス
をアクセスするのに必要なビット数２８ビツトよりも上
位のビット）を除いたビットを登録する。ＢＡＡ１０７
の該当カラムの各ローの出力は比較器１０８に入力され
、ゲート１０５から送出されるＴＬ［３内の絶対アドレ
スの対応するビットと比較される。各比較器１０８の比
較出力はエンコーダ１０９に入力され、ブロックデータ
が３７．８されているＢ５ｌｌ０のローがエントリコー
ドされる。第２図の場合、Ｂ５ｌｌ０及びＢＡＡ１０７
のローは４つのクラス（０〜３）に分割されており、論
理アドレス１０１のビット１８−１９をデコーダ“１が
デコードして該当クラスを示す。
第１図の構成により、ＭＳ容量の上限値までの絶対アド
レスの空間はＢＳ内に転送され、それ以上の絶対アドレ
スについてはアドレス例外が検出される。
レスの空間はＢＳ内に転送され、それ以上の絶対アドレ
スについてはアドレス例外が検出される。
次に、本発明の実施例について詳細に説明する。
第３図は情報処理装置の全体的ブロック図を示す。ＭＳ
３０１は、データバス３０５．を介して記憶制御装置（
以下ＳＣと略す）３０２に接続され。
３０１は、データバス３０５．を介して記憶制御装置（
以下ＳＣと略す）３０２に接続され。
５Ｃ３０２はデータバス３０７を介してバッファ記憶装
置以下ＢＵと略す）３０３と演算処理装置（以下ＥＵと
略す）３０４に接続されている。さらにＢＵ３０３はデ
ータバス３０８を介してＥｕ２Ｏ３とも接続されている
。ＢＵ３０３はＴＬＢ４０３、ＢＡＡ４０４．Ｂ５４２
２を具備している。
置以下ＢＵと略す）３０３と演算処理装置（以下ＥＵと
略す）３０４に接続されている。さらにＢＵ３０３はデ
ータバス３０８を介してＥｕ２Ｏ３とも接続されている
。ＢＵ３０３はＴＬＢ４０３、ＢＡＡ４０４．Ｂ５４２
２を具備している。
第４図にＢＵ３０３の詳細を示す６論理アドレスレジス
タ（以下ＬＡＲと略す）４０１の出力はそのディレィレ
ジスタ（ＬＡＲＤ）４０２、アドレス変換バッファ４０
３、及びバッファアドレスアレイ（ＢＡＡ）４０４に接
続されている。ＬＡＲＤ４０２の出力は、セグメントイ
ンデクス（ＳＸ）、ページインデクス（ｐｘ）、バイト
インデクス（Ｂ Ｘ”）の各フィールドに分割され、セ
レクタ４０５に接続されている。セレクタ４０５はアド
レス変換用アダー（ＴＡＡ）４０６の一方の入力に接続
されている。ＴＡＡ４０６の他方の入力には、セグメン
トテーブルオリジンを格納するレジスタ（ＳＴＯ）４０
９．セグメントテーブル長を格納するレジスタ（ＳＴＬ
）４１０、及びＢＳからの読出し、データレジスタ（Ｔ
ＢＲ）４１４の出力をシフトするシフタ４“の出力が接
続される。ＴＡＡ４０６の出力は、プレフィックス変換
論理部（ＰＦＸ）４０７に接続される。又、プレフィッ
クスアドレスレジスタ（ＰＸＲ）４０８の出力も又ＰＦ
Ｘ４０７に接続される。Ｐ ＦＸ４０７の出力は、ＬＡ
Ｒ４０１及び絶対アドレス格納レジスタＯ（ＰＡＲＯ）
４１２に接続される。
タ（以下ＬＡＲと略す）４０１の出力はそのディレィレ
ジスタ（ＬＡＲＤ）４０２、アドレス変換バッファ４０
３、及びバッファアドレスアレイ（ＢＡＡ）４０４に接
続されている。ＬＡＲＤ４０２の出力は、セグメントイ
ンデクス（ＳＸ）、ページインデクス（ｐｘ）、バイト
インデクス（Ｂ Ｘ”）の各フィールドに分割され、セ
レクタ４０５に接続されている。セレクタ４０５はアド
レス変換用アダー（ＴＡＡ）４０６の一方の入力に接続
されている。ＴＡＡ４０６の他方の入力には、セグメン
トテーブルオリジンを格納するレジスタ（ＳＴＯ）４０
９．セグメントテーブル長を格納するレジスタ（ＳＴＬ
）４１０、及びＢＳからの読出し、データレジスタ（Ｔ
ＢＲ）４１４の出力をシフトするシフタ４“の出力が接
続される。ＴＡＡ４０６の出力は、プレフィックス変換
論理部（ＰＦＸ）４０７に接続される。又、プレフィッ
クスアドレスレジスタ（ＰＸＲ）４０８の出力も又ＰＦ
Ｘ４０７に接続される。Ｐ ＦＸ４０７の出力は、ＬＡ
Ｒ４０１及び絶対アドレス格納レジスタＯ（ＰＡＲＯ）
４１２に接続される。
Ｅｕ２Ｏ３より送られた論理アドレスがＬＡＲ４０１に
セットされると、ＴＬＢ４０３がＬＡＲ４０１のページ
アドレス部（ｓｘ、ｐｘフィールド部）でアクセスされ
、ＴＬＢ４０３に接続されている比較器４１７によって
、該論理アドレスの対応するビットと比較される。一致
した場合、ＴＬＢ４０３中に該論理アドレスに対応する
絶対アドレスが存在することを示すランチ（ＩＮＴＬＢ
）４１８がセットされる。Ｉ ＮＴＬ８４１ Ｂがセッ
トされない場合、ＤＡＴが起動され、５ＴＯ４０９、Ｓ
Ｘフィールド、ＰＸフィールドの値を用いてＴＡＡ４０
９によって加算が行われ実アドレスが求められる。この
Ｄ Ａ ’ｒの動作の詳細については、本発明の目的か
らそれるのでニーでは説明は省略する。
セットされると、ＴＬＢ４０３がＬＡＲ４０１のページ
アドレス部（ｓｘ、ｐｘフィールド部）でアクセスされ
、ＴＬＢ４０３に接続されている比較器４１７によって
、該論理アドレスの対応するビットと比較される。一致
した場合、ＴＬＢ４０３中に該論理アドレスに対応する
絶対アドレスが存在することを示すランチ（ＩＮＴＬＢ
）４１８がセットされる。Ｉ ＮＴＬ８４１ Ｂがセッ
トされない場合、ＤＡＴが起動され、５ＴＯ４０９、Ｓ
Ｘフィールド、ＰＸフィールドの値を用いてＴＡＡ４０
９によって加算が行われ実アドレスが求められる。この
Ｄ Ａ ’ｒの動作の詳細については、本発明の目的か
らそれるのでニーでは説明は省略する。
ＤＡＴ終了時には、ＴＡＡ４０６の出力は実アドレスと
なっていて、プレフィックス変換論理部（ＰＦＸ）４０
７に入力される。ＰＦＸ４０７で求められＰＡＲＯ４１
２にセットされた絶対アドレスのうち、ページアドレス
部は、絶対アドレスのディレィレジスタ （ＰＡＲＯ）
４１９に一旦セットされた後、’Ｉ’ Ｌ Ｂ ４０３
の該当エントリの絶対アドレス部（Ｐ）４１６に書き込
まれる。この際、アドレス変換前の論理アドレスも同一
カラムの論理アドレス部（Ｌ）４１５に対応して書き込
まれる。これにより、該論理アドレスはＴＬＢ中に存在
する（以下ＩＮＴＬＢと略す）ので、ＩＮＴＬＢラッチ
４１８はセットされる。この時、絶対アドレス部（Ｐ）
４１６の上位ビット（実施例では０ｌ−０３）の出力に
接続された非ゼロ検出器（ＮＺＤ）４２０が全ビットが
′０″でないことを検出した場合、ゲート４２１の出力
がアクティブとなり、Ｅｕ２Ｏ３に対しアドレス例外信
号が送出される。絶対アドレス部（Ｐ）４１６は、それ
に接続された絶対アドレスレジスタ１ （ＰＡＲｌ）４
１３を経由してＬＡＲＤ４１９にセットされ、データ転
送リクエストのアドレスとして５Ｃ３０２に送られる。
なっていて、プレフィックス変換論理部（ＰＦＸ）４０
７に入力される。ＰＦＸ４０７で求められＰＡＲＯ４１
２にセットされた絶対アドレスのうち、ページアドレス
部は、絶対アドレスのディレィレジスタ （ＰＡＲＯ）
４１９に一旦セットされた後、’Ｉ’ Ｌ Ｂ ４０３
の該当エントリの絶対アドレス部（Ｐ）４１６に書き込
まれる。この際、アドレス変換前の論理アドレスも同一
カラムの論理アドレス部（Ｌ）４１５に対応して書き込
まれる。これにより、該論理アドレスはＴＬＢ中に存在
する（以下ＩＮＴＬＢと略す）ので、ＩＮＴＬＢラッチ
４１８はセットされる。この時、絶対アドレス部（Ｐ）
４１６の上位ビット（実施例では０ｌ−０３）の出力に
接続された非ゼロ検出器（ＮＺＤ）４２０が全ビットが
′０″でないことを検出した場合、ゲート４２１の出力
がアクティブとなり、Ｅｕ２Ｏ３に対しアドレス例外信
号が送出される。絶対アドレス部（Ｐ）４１６は、それ
に接続された絶対アドレスレジスタ１ （ＰＡＲｌ）４
１３を経由してＬＡＲＤ４１９にセットされ、データ転
送リクエストのアドレスとして５Ｃ３０２に送られる。
ＴＬＢ４１６のアクセスと並行して、ＬＡＲ４０１のペ
ージ内アドレス（実施例では２Ｏ−２５）で、ＢＡＡ４
０４のあるカラムがアクセスされ、その複数ロードが同
時に読み出される。こＮで、ＢＡＡ４０４内に格納され
る絶対アドレスのビット数は、上位ビットを削除してＭ
Ｓの実装上の最大アドレスのアクセスに必要なビット数
（実施例では０４−２０）となっている、ＢＡＡ４０４
から読み出された絶対アドレスは、比較器４２５の一方
の入力となる。比較器４２５の他方の入力は、セレクタ
を介して、ＴＬＢ４０３の絶対アドレス（Ｐ）４１６あ
るいはＤＡＴ後の絶対アドレスがセットされたＰＡＲＤ
４１９の出力のいずれかである。ＩＮＴＬＢ時には前者
が、それ以外の場合には、後者が選択され、比較器４２
５でＢＡＡ４０４の出力と比較される。
ージ内アドレス（実施例では２Ｏ−２５）で、ＢＡＡ４
０４のあるカラムがアクセスされ、その複数ロードが同
時に読み出される。こＮで、ＢＡＡ４０４内に格納され
る絶対アドレスのビット数は、上位ビットを削除してＭ
Ｓの実装上の最大アドレスのアクセスに必要なビット数
（実施例では０４−２０）となっている、ＢＡＡ４０４
から読み出された絶対アドレスは、比較器４２５の一方
の入力となる。比較器４２５の他方の入力は、セレクタ
を介して、ＴＬＢ４０３の絶対アドレス（Ｐ）４１６あ
るいはＤＡＴ後の絶対アドレスがセットされたＰＡＲＤ
４１９の出力のいずれかである。ＩＮＴＬＢ時には前者
が、それ以外の場合には、後者が選択され、比較器４２
５でＢＡＡ４０４の出力と比較される。
［３Ｓ４２２は、論理アドレス（１８−１９）を含むア
ドレスでアクセスされるため、同一のＭＳ内のブロック
がＢＳ中のあるローの異なるカラムにセットされること
がある。そこで、Ｂ５４２２及びＢＡＡ４０４を論理ア
ドレス（１８−１９）で決まる４つのクラス（ＣＬＯ−
ＣＬ３）に分割し、第“図の如く各ローを４つのクラス
で構成する。比較器４２５による比較は各ローの各クラ
ス毎に出力に対して行う。
ドレスでアクセスされるため、同一のＭＳ内のブロック
がＢＳ中のあるローの異なるカラムにセットされること
がある。そこで、Ｂ５４２２及びＢＡＡ４０４を論理ア
ドレス（１８−１９）で決まる４つのクラス（ＣＬＯ−
ＣＬ３）に分割し、第“図の如く各ローを４つのクラス
で構成する。比較器４２５による比較は各ローの各クラ
ス毎に出力に対して行う。
比較器４２５の各出力はＢＡＡ中にＬＡＲ４０１のアド
レスが存在するどうかの判定を行う回路（以下ｌＮＢ５
ＤＥＴＥＣＴと略す）４２３に接続される。前記の
如く、同−論理アドレスのＢ５４２２への２重イ１録を
検出するため、論理アドレス（１８−１９）がＩＮＢ
ＤＥＴＥＣ：Ｔ４２３に入力される。ｌＮＢ５ ＤＥ
ＴＥＣＴ４２３では、比較器４２５の出力及びクラス番
号（１８−１９で一義的に決まる）でｌＮＢ５かどうか
を判定する。ｌＮＢ５の場合は、比較一致した（以下Ｈ
ＩＴＬ、たと略す）ロ一番号をレジスタ （ＰＯＷ）４
２Ｇにセットする。ＲＯＷ４２６の出力はＢ５４２２の
各ローの出力が接続されているセレクタ４２７のセレク
ト信号として接続される。ｌＮＢ５でない場合（Ｎ Ｉ
Ｂ Ｓと呼ぶ）、ラッチ４２５がセットされる。
レスが存在するどうかの判定を行う回路（以下ｌＮＢ５
ＤＥＴＥＣＴと略す）４２３に接続される。前記の
如く、同−論理アドレスのＢ５４２２への２重イ１録を
検出するため、論理アドレス（１８−１９）がＩＮＢ
ＤＥＴＥＣ：Ｔ４２３に入力される。ｌＮＢ５ ＤＥ
ＴＥＣＴ４２３では、比較器４２５の出力及びクラス番
号（１８−１９で一義的に決まる）でｌＮＢ５かどうか
を判定する。ｌＮＢ５の場合は、比較一致した（以下Ｈ
ＩＴＬ、たと略す）ロ一番号をレジスタ （ＰＯＷ）４
２Ｇにセットする。ＲＯＷ４２６の出力はＢ５４２２の
各ローの出力が接続されているセレクタ４２７のセレク
ト信号として接続される。ｌＮＢ５でない場合（Ｎ Ｉ
Ｂ Ｓと呼ぶ）、ラッチ４２５がセットされる。
従来技術ではＮｌＢ５の場合、無条件に、アクセスしよ
うとするダブルワードを含むデータ（ブロックと呼ぶ）
のＭＳ２０１からＢＵ３０３への転送転送（ブロック転
送と呼ぶ）要求を５Ｃ３０２に出していたが、本実施例
では、ＮｌＢ５４２５の出力はＮＺＤ４２０の出力でゲ
ート４２４にてゲートされる。即ち、ＮＺＤ４２０が非
ゼロ検出した場合は、ブロック転送要求は出ない。この
場合Ｉ Ｎ Ｔ Ｌ Ｂならば、アドレス例外が検出さ
れる。従って、絶対アドレスのうちＭＳ３０１の実装容
量の上限を越える部分はアドレス例外となり、Ｂ５４２
２には登録されない、上限を越えない部分は、ＮｌＢ５
となってもゲート４２４で抑止されないためブロック転
送が起動されＢ５４２２にブロックが書き込まれ、ＢＡ
Ａの対応するカラムに絶対アドレスが登録される。
うとするダブルワードを含むデータ（ブロックと呼ぶ）
のＭＳ２０１からＢＵ３０３への転送転送（ブロック転
送と呼ぶ）要求を５Ｃ３０２に出していたが、本実施例
では、ＮｌＢ５４２５の出力はＮＺＤ４２０の出力でゲ
ート４２４にてゲートされる。即ち、ＮＺＤ４２０が非
ゼロ検出した場合は、ブロック転送要求は出ない。この
場合Ｉ Ｎ Ｔ Ｌ Ｂならば、アドレス例外が検出さ
れる。従って、絶対アドレスのうちＭＳ３０１の実装容
量の上限を越える部分はアドレス例外となり、Ｂ５４２
２には登録されない、上限を越えない部分は、ＮｌＢ５
となってもゲート４２４で抑止されないためブロック転
送が起動されＢ５４２２にブロックが書き込まれ、ＢＡ
Ａの対応するカラムに絶対アドレスが登録される。
本発明によれば、ＢＡＡに登録される絶対アドレスのビ
ット数は、アーキテクチャによって定義される実アドレ
ス空間によって決まるのではなく。
ット数は、アーキテクチャによって定義される実アドレ
ス空間によって決まるのではなく。
ＭＳの物理的な制限によって決まるアクセス可能なアド
レスのビット数に制限できるため、ＢＡＡを実現する記
憶素子の容！（横方向容量）を従来方式に比べ低減する
ことが可能である。また、ＢＡＡのビット数低減にとも
ない、ＢＡＡの出力とＴＬＢの絶対アドレスを比較する
比較器の金物量を削除することができる。
レスのビット数に制限できるため、ＢＡＡを実現する記
憶素子の容！（横方向容量）を従来方式に比べ低減する
ことが可能である。また、ＢＡＡのビット数低減にとも
ない、ＢＡＡの出力とＴＬＢの絶対アドレスを比較する
比較器の金物量を削除することができる。
４．１！！ｌ而の簡単な説明
第１図は本発明の概念的構成を示す図、第２図は従来技
術を説明する図、第３図は本発明で対象とする情報処理
装置の全体ブロック図、第４図は第３図におけるバッフ
ァ記憶′４装置の一実施例の詳細図である。
術を説明する図、第３図は本発明で対象とする情報処理
装置の全体ブロック図、第４図は第３図におけるバッフ
ァ記憶′４装置の一実施例の詳細図である。
１０２．４０３・・・アドレス変換バッファ（ＴＬＢ）
、 １０７，４０４・・・バッファアドレスアレイ（
ＢＡＡ）、 “０，４２２・・・バッファ記憶（ＢＳ
）、 １０４，４２０・・・非ゼロ検出器、 １０６，
４２１，４２４・・・ＭＳデータ転送要求回路。
、 １０７，４０４・・・バッファアドレスアレイ（
ＢＡＡ）、 “０，４２２・・・バッファ記憶（ＢＳ
）、 １０４，４２０・・・非ゼロ検出器、 １０６，
４２１，４２４・・・ＭＳデータ転送要求回路。
第１図
第２図
Claims (1)
- （１）主記憶上のデータの写しを格納するバッファ記憶
と、該バッファ記憶に格納されているデータの主記憶ア
ドレスを登録するディレクトリを有する情報処理装置に
おいて、主記憶の物理的なアクセス番地（絶対アドレス
）を示すｍビットのうち、主記憶の物理的な実装制限に
より決まる最大絶対アドレスをアクセスするのに必要な
ｎビット（ｎ＜ｍ）を除いた上位のｍ−ｎビットのオー
ル“０”を検出する手段を設け、ｍ−ｎビットがオール
“０”の時に下位のｎビットでディレクトリの登録、参
照を行うことを特徴とするバッファ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139663A JPH06103474B2 (ja) | 1986-06-16 | 1986-06-16 | バツフア記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139663A JPH06103474B2 (ja) | 1986-06-16 | 1986-06-16 | バツフア記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62296252A true JPS62296252A (ja) | 1987-12-23 |
| JPH06103474B2 JPH06103474B2 (ja) | 1994-12-14 |
Family
ID=15250518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139663A Expired - Lifetime JPH06103474B2 (ja) | 1986-06-16 | 1986-06-16 | バツフア記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103474B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929036A (ja) * | 1972-07-12 | 1974-03-15 | ||
| JPS60153554A (ja) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | プロセッサ |
-
1986
- 1986-06-16 JP JP61139663A patent/JPH06103474B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929036A (ja) * | 1972-07-12 | 1974-03-15 | ||
| JPS60153554A (ja) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103474B2 (ja) | 1994-12-14 |
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