JPS60240135A - 半導体装置実装用多層基板 - Google Patents
半導体装置実装用多層基板Info
- Publication number
- JPS60240135A JPS60240135A JP59094691A JP9469184A JPS60240135A JP S60240135 A JPS60240135 A JP S60240135A JP 59094691 A JP59094691 A JP 59094691A JP 9469184 A JP9469184 A JP 9469184A JP S60240135 A JPS60240135 A JP S60240135A
- Authority
- JP
- Japan
- Prior art keywords
- alumina
- multilayer substrate
- melting point
- semiconductor device
- dielectric constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/69—Insulating materials thereof
- H10W70/692—Ceramics or glasses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
- H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＆）発明の技術分野
本発明は、半導体装置実装用多層基板、よシ詳しく述べ
るならば、特に、ＩＣ，ＬＳＩなどの半導体チップを複
数個搭載するセラミック多層回路基板に関するものであ
る。
るならば、特に、ＩＣ，ＬＳＩなどの半導体チップを複
数個搭載するセラミック多層回路基板に関するものであ
る。
（ｂ） 技術の背景
半導体装置（例えば、ＬＳＩ）は、近年、高性能・高集
積化されできでいるとはいえ、複数のＬＳＩチップでも
ってひとつのシステム（あ・るいはユニット）を構成す
る場合には、従来の実装方法ではひとつのチップを有す
るＤＩＰ形パ、ケージを複数個グリント基板に取９付け
ていた。しかしながら、このような実装方法ではチア１
間を接続する配線や負荷による遅延時間が問題となり、
より高密度実装やる方法が検討されてきた。そこで、多
数のＬＳＩチ、グを多層基板上に搭載する方法が提案さ
れた。合成樹脂材料を用いた多層回路基板に複数チ、ｆ
を搭載する場合には、チップの発熱が問題となって、耐
熱性が不十分でアシ、熱伝導率が低いそして熱膨張係数
がチップの半導体材料のとは違っているなどの問題があ
る。一方、セラミック多層回路基板は樹脂製のものより
も耐熱性および熱伝導性が良くかつ熱膨張係数がチップ
半導体に近いので、各種の提案がなされている（例えば
１田村敬；「マルチチップパッケージ用セラミック多層
基板」、電子材料、ｖｏｌ ２１ 、 Ａｌ １ 、１
９８２年１１月号、（株）工業調査会、 ＰＰ、 ６４
−６９．７４゜参照）。
積化されできでいるとはいえ、複数のＬＳＩチップでも
ってひとつのシステム（あ・るいはユニット）を構成す
る場合には、従来の実装方法ではひとつのチップを有す
るＤＩＰ形パ、ケージを複数個グリント基板に取９付け
ていた。しかしながら、このような実装方法ではチア１
間を接続する配線や負荷による遅延時間が問題となり、
より高密度実装やる方法が検討されてきた。そこで、多
数のＬＳＩチ、グを多層基板上に搭載する方法が提案さ
れた。合成樹脂材料を用いた多層回路基板に複数チ、ｆ
を搭載する場合には、チップの発熱が問題となって、耐
熱性が不十分でアシ、熱伝導率が低いそして熱膨張係数
がチップの半導体材料のとは違っているなどの問題があ
る。一方、セラミック多層回路基板は樹脂製のものより
も耐熱性および熱伝導性が良くかつ熱膨張係数がチップ
半導体に近いので、各種の提案がなされている（例えば
１田村敬；「マルチチップパッケージ用セラミック多層
基板」、電子材料、ｖｏｌ ２１ 、 Ａｌ １ 、１
９８２年１１月号、（株）工業調査会、 ＰＰ、 ６４
−６９．７４゜参照）。
（Ｃ）従来技術と問題点
セラミック多層回路基板をアルミナとガラスとの混合物
の焼結によって構成する場合に、アルミナの割合が高い
と焼結温度も高くなり、配線導体にモリズデン又はタン
グステンなどの高融点金属材料を用いている。このよう
な高融点金属材料では電気抵抗が比較的高いので、高導
電性金属材料として銅、金、銀、あるいはいずれかの合
金を使用することが望ましい。また、アルきすは誘導率
が８〜９．５と高く信号の伝送遅延につながるので、誘
電率のより小さい材料が望ましい。そこで、アルミナと
比べるとかなり融点の低いそして誘電率も低いガラスの
割合を高めて、焼結温度をこれら金属の融点（銅の融点
１０８３℃）よりも低くし、かつ誘電率を下げたセラミ
ック多層基板が製造されていた（例えば、本出願人によ
る特願昭５７−１０１９９０号、昭和５７年６月１６日
出願日参照）。
の焼結によって構成する場合に、アルミナの割合が高い
と焼結温度も高くなり、配線導体にモリズデン又はタン
グステンなどの高融点金属材料を用いている。このよう
な高融点金属材料では電気抵抗が比較的高いので、高導
電性金属材料として銅、金、銀、あるいはいずれかの合
金を使用することが望ましい。また、アルきすは誘導率
が８〜９．５と高く信号の伝送遅延につながるので、誘
電率のより小さい材料が望ましい。そこで、アルミナと
比べるとかなり融点の低いそして誘電率も低いガラスの
割合を高めて、焼結温度をこれら金属の融点（銅の融点
１０８３℃）よりも低くし、かつ誘電率を下げたセラミ
ック多層基板が製造されていた（例えば、本出願人によ
る特願昭５７−１０１９９０号、昭和５７年６月１６日
出願日参照）。
この場合には、アルミナおよび硼珪酸ガラス等からなる
基体と銅等の導体材料との焼結基板である。
基体と銅等の導体材料との焼結基板である。
このような焼結基板では焼結温度が７００ないし８００
℃と比較的低く設定されておシ、バインダー抜きが十分
に行なわれないで回路基板の絶縁耐圧が低くなる欠点が
あった。
℃と比較的低く設定されておシ、バインダー抜きが十分
に行なわれないで回路基板の絶縁耐圧が低くなる欠点が
あった。
（ｄ） 発明の目的
本発明の目的は、十分なバインダー抜きが行なわれ絶縁
耐圧が向上されかつ信号の伝送遅延の小さい半導体装置
実装用多層基板であるセラミック多層回路基板を提供す
ることである。
耐圧が向上されかつ信号の伝送遅延の小さい半導体装置
実装用多層基板であるセラミック多層回路基板を提供す
ることである。
←）発明の構成
上述の目的が、高導電性金属配線層を有し、硼珪酸ガラ
スと、アルミナと、誘電率がアルミナよシも低くかつ融
点が比較的に高い材料との混合物焼結体からなる半導体
装置実装用多層基板によって達成される。
スと、アルミナと、誘電率がアルミナよシも低くかつ融
点が比較的に高い材料との混合物焼結体からなる半導体
装置実装用多層基板によって達成される。
高導電性金属配線層は、銅（融点１０８３℃）、金（融
点１０６３℃）、銀（融点９６０１１１：）又はこれら
金属のいずれかの合金であることが好ましい。
点１０６３℃）、銀（融点９６０１１１：）又はこれら
金属のいずれかの合金であることが好ましい。
また、誘電率がアルミナより低くかつ融点が比較的高い
材料には窒化ゾロン（ＢＮ）又はムライト（３Ａｔ２０
．・２８１０２）が好ましい。
材料には窒化ゾロン（ＢＮ）又はムライト（３Ａｔ２０
．・２８１０２）が好ましい。
混合物を焼結する温度は、・々インダー抜きを十分に行
なうために、従来より高く上述の金属配線層の融点よシ
も少し低い温度であるのが好ましく、そうなるように硼
珪酸がラスと、アルミナと、窒化ゾロン又はムライトと
の混合割合を基板全体の誘電率を考慮して次のようにす
るのが好ましい。
なうために、従来より高く上述の金属配線層の融点よシ
も少し低い温度であるのが好ましく、そうなるように硼
珪酸がラスと、アルミナと、窒化ゾロン又はムライトと
の混合割合を基板全体の誘電率を考慮して次のようにす
るのが好ましい。
硼珪酸がラス：２５〜５５ｗｔ％（より好ましくは３０
〜３５ｖｔチ）；アルミナ：５０〜５ｖｒｔ％ （より
好ましくは４０〜３０ｗｔ５）：窒化ゾロン又はムライ
ト：２５〜５５ｖｔチ（より好ましくは３０〜３５ｖｔ
チ）。
〜３５ｖｔチ）；アルミナ：５０〜５ｖｒｔ％ （より
好ましくは４０〜３０ｗｔ５）：窒化ゾロン又はムライ
ト：２５〜５５ｖｔチ（より好ましくは３０〜３５ｖｔ
チ）。
（ｆ） 実施例
以下、本発明を下記実施例によってより詳細に説明する
。
。
隻り旦」
アルミナ粉末、硼珪酸ガラス粉末および窒化がロン粉末
をぎ−ルミルに入れ、さらに溶剤、可塑剤、樹脂のバイ
ンダーを加えて４８時間ミリングしてスラリーとする。
をぎ−ルミルに入れ、さらに溶剤、可塑剤、樹脂のバイ
ンダーを加えて４８時間ミリングしてスラリーとする。
このスラリーの組成を第１表に示す。
す０．３４ ｗｌｏグリーンシートに成形する。こツタ
リーンシートを所定形状に切断し、ノ々イヤホール形成
の打抜きを行う。粘度を３０〜１００ ｐｏｌｓｅ（好
ましくは８０〜１００ ｐｏｉｓｅ ）に調整した銅ペ
ーストをスクリーン印刷法でもって、まずノ々イヤホー
ルに充填し、次に信号層ならびに電源層となる導体配線
パターンをグリーンシート上に形成する。このようなグ
リーンシートを積層して、１３０℃に加熱しながら３０
ＭＰａの加圧を３０分間してラミネートする。ラミネー
トされ一体化したものを銅ペーストが酸化しないように
窒素雰囲気中にて焼結する。焼結は、まず樹脂バインダ
ー抜き行なうために８１０℃の温度で８時間、水（７−
のＨ２Ｏ）を含有した窒素雰囲気中で加熱し、次に酸素
濃度を５ｐｐｍ以下にした窒素雰囲気中で１０００℃の
温度で５時間加熱することによって行なわれる。
リーンシートを所定形状に切断し、ノ々イヤホール形成
の打抜きを行う。粘度を３０〜１００ ｐｏｌｓｅ（好
ましくは８０〜１００ ｐｏｉｓｅ ）に調整した銅ペ
ーストをスクリーン印刷法でもって、まずノ々イヤホー
ルに充填し、次に信号層ならびに電源層となる導体配線
パターンをグリーンシート上に形成する。このようなグ
リーンシートを積層して、１３０℃に加熱しながら３０
ＭＰａの加圧を３０分間してラミネートする。ラミネー
トされ一体化したものを銅ペーストが酸化しないように
窒素雰囲気中にて焼結する。焼結は、まず樹脂バインダ
ー抜き行なうために８１０℃の温度で８時間、水（７−
のＨ２Ｏ）を含有した窒素雰囲気中で加熱し、次に酸素
濃度を５ｐｐｍ以下にした窒素雰囲気中で１０００℃の
温度で５時間加熱することによって行なわれる。
なお、市販の窒素ガスには２〜３１１Ｐｒ１１の酸素が
含有されている。
含有されている。
このようにして作られたセラミック多層回路基板は、そ
の焼結密度が９８．５１以上と高く、誘電率が５．２と
低いので回路基板の伝送遅延は５ｏＰＶｎと小さく、そ
して樹脂バインダーの炭素残査が３０ ｐｐｍと少ない
ので高い絶縁耐圧を示した。
の焼結密度が９８．５１以上と高く、誘電率が５．２と
低いので回路基板の伝送遅延は５ｏＰＶｎと小さく、そ
して樹脂バインダーの炭素残査が３０ ｐｐｍと少ない
ので高い絶縁耐圧を示した。
実施２例２
実施例１での窒化ゼロン粉末の代わりにムライト粉末を
用いて第２表のスラリー組成として、実施例１と同じ工
程で銅ペーストの導体配線パター得られたグリーンシー
トを積層して、１３０℃に加熱しながら３０ ＭＰｊＬ
の加圧を３０分間してラミネートする。ラミネートされ
一体化したものを銅イーストが酸化しないよう罠窒素雰
囲気中にて焼結する。焼結は、まず、８１０℃にて１０
時間、水（７％のＨ２Ｏ）を含有した窒素雰囲気中で加
熱し、次に、酸素濃度を５ ｐｐｍ以下にした窒素雰囲
気中で１０００℃にて１０時間加熱することによって行
なわれる。
用いて第２表のスラリー組成として、実施例１と同じ工
程で銅ペーストの導体配線パター得られたグリーンシー
トを積層して、１３０℃に加熱しながら３０ ＭＰｊＬ
の加圧を３０分間してラミネートする。ラミネートされ
一体化したものを銅イーストが酸化しないよう罠窒素雰
囲気中にて焼結する。焼結は、まず、８１０℃にて１０
時間、水（７％のＨ２Ｏ）を含有した窒素雰囲気中で加
熱し、次に、酸素濃度を５ ｐｐｍ以下にした窒素雰囲
気中で１０００℃にて１０時間加熱することによって行
なわれる。
このようにして作られたセラミック多層回路基板は、そ
の焼結密度が９８．５％以上と高く、誘電率が５．８と
低いので回路基板の伝送遅延は８２ＰＳ／ｍと小さく、
そして炭素残査が３０ ｐｐｍと少ないので高い絶縁耐
圧を示した。
の焼結密度が９８．５％以上と高く、誘電率が５．８と
低いので回路基板の伝送遅延は８２ＰＳ／ｍと小さく、
そして炭素残査が３０ ｐｐｍと少ないので高い絶縁耐
圧を示した。
（ｇ） 発明効果
本発明によれば、銅などの高導電性金属配線層を有して
おり、樹脂バインダーが十分に分解飛散して炭素残査の
少ないことによる絶縁耐圧が高くかつ伝送遅延が小さい
セラミックの半導体装置実装用多層基板が得られる。ひ
とつのＬＳＩを収容するセラミックパッケージにも本発
明の多層基板が使用できる。
おり、樹脂バインダーが十分に分解飛散して炭素残査の
少ないことによる絶縁耐圧が高くかつ伝送遅延が小さい
セラミックの半導体装置実装用多層基板が得られる。ひ
とつのＬＳＩを収容するセラミックパッケージにも本発
明の多層基板が使用できる。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 １）幸 男
Claims (1)
- 【特許請求の範囲】 １、高導電性金属配線層を有し、硼珪酸が２スと、アル
ミナと、誘電率がアルミナよシも低くかつ融点が比較的
高い材料との混合物焼結体からなる半導体装置実装用多
層基板。 ２、前記高導電性金属配線層は銅、金、鋏、又はこれら
金属のいずれかの合金からなる特許請求の範囲第１項記
載の多層基板。 ３、前記材料が窒化？ロンである特許請求の範囲第１項
記載の多層基板。 ４、前記材料がムライトである特許請求の範囲第１項記
載の多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094691A JPS60240135A (ja) | 1984-05-14 | 1984-05-14 | 半導体装置実装用多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094691A JPS60240135A (ja) | 1984-05-14 | 1984-05-14 | 半導体装置実装用多層基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60240135A true JPS60240135A (ja) | 1985-11-29 |
| JPH0337758B2 JPH0337758B2 (ja) | 1991-06-06 |
Family
ID=14117211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094691A Granted JPS60240135A (ja) | 1984-05-14 | 1984-05-14 | 半導体装置実装用多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240135A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107095A (ja) * | 1986-10-23 | 1988-05-12 | 富士通株式会社 | 多層セラミツク回路基板 |
| JPH02239168A (ja) * | 1989-03-13 | 1990-09-21 | Shoei Chem Ind Co | 回路基板の製造方法 |
| US6630417B2 (en) | 2000-05-30 | 2003-10-07 | Kyocera Corporation | Porcelain composition, porcelain and method of producing the same, and wiring board and method of producing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367879A (en) * | 1976-11-30 | 1978-06-16 | Fujitsu Ltd | Method of producing ceramic circuit board |
| JPS5673665A (en) * | 1979-11-14 | 1981-06-18 | Ngk Spark Plug Co | Low expansion high strength ceramic composition |
| JPS59217392A (ja) * | 1983-05-25 | 1984-12-07 | 株式会社日立製作所 | 多層配線回路板 |
-
1984
- 1984-05-14 JP JP59094691A patent/JPS60240135A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367879A (en) * | 1976-11-30 | 1978-06-16 | Fujitsu Ltd | Method of producing ceramic circuit board |
| JPS5673665A (en) * | 1979-11-14 | 1981-06-18 | Ngk Spark Plug Co | Low expansion high strength ceramic composition |
| JPS59217392A (ja) * | 1983-05-25 | 1984-12-07 | 株式会社日立製作所 | 多層配線回路板 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107095A (ja) * | 1986-10-23 | 1988-05-12 | 富士通株式会社 | 多層セラミツク回路基板 |
| JPH02239168A (ja) * | 1989-03-13 | 1990-09-21 | Shoei Chem Ind Co | 回路基板の製造方法 |
| US6630417B2 (en) | 2000-05-30 | 2003-10-07 | Kyocera Corporation | Porcelain composition, porcelain and method of producing the same, and wiring board and method of producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337758B2 (ja) | 1991-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6028296A (ja) | セラミツク多層配線回路板 | |
| JPH0492497A (ja) | 銀系配線セラミック基板 | |
| JPS60240135A (ja) | 半導体装置実装用多層基板 | |
| JPS61119094A (ja) | 高熱伝導性回路基板の製造方法 | |
| JPH0570954B2 (ja) | ||
| JPH0636473B2 (ja) | 多層セラミツク基板 | |
| JPH01238191A (ja) | 銅若しくは銅ベース合金の導体とその菫青石セラミック基板との同時焼結方法 | |
| JPS60254638A (ja) | 半導体装置実装用ガラス−セラミツク基板 | |
| JPH0252861B2 (ja) | ||
| JPH0451059B2 (ja) | ||
| JPS6247198A (ja) | 多層配線基板 | |
| JP3450998B2 (ja) | 配線基板およびその実装構造 | |
| JP2611290B2 (ja) | 高熱伝導性セラミック基板の製造方法 | |
| JPS58130590A (ja) | セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドｉｃ | |
| JP2525870B2 (ja) | 配線基板 | |
| JPH0717469B2 (ja) | 窒化アルミニウム基板 | |
| JP2742628B2 (ja) | メタライズ金属層を有する窒化アルミニウム質焼結体 | |
| JPH02212363A (ja) | 窒化アルミニウム質焼成体の製造法 | |
| JPH0636474B2 (ja) | 多層セラミック配線基板の製造方法 | |
| JPH06279097A (ja) | ガラスセラミック焼結体の製造方法及びガラスセラミック焼結体 | |
| JPS60160192A (ja) | 混成集積回路基板の製造方法 | |
| JPS6164189A (ja) | セラミツク多層配線基板の製造方法 | |
| JPH09263472A (ja) | 配線基板 | |
| JPS62297286A (ja) | 窒化アルミニウムセラミツクスのメタライズ方法 | |
| JPS61295275A (ja) | 高熱伝導性窒化アルミニウム焼結体 |