JPS60240237A - タイミング整合回路 - Google Patents
タイミング整合回路Info
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- JPS60240237A JPS60240237A JP59097017A JP9701784A JPS60240237A JP S60240237 A JPS60240237 A JP S60240237A JP 59097017 A JP59097017 A JP 59097017A JP 9701784 A JP9701784 A JP 9701784A JP S60240237 A JPS60240237 A JP S60240237A
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- JP
- Japan
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- pulse
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- timing
- circuit
- input signal
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Links
- 238000000034 method Methods 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はタイミング整合回路、特に複数の二値信号のタ
イミングずれを調整する構成の簡単なタイミング整合回
路に関する。
イミングずれを調整する構成の簡単なタイミング整合回
路に関する。
ディジタル通信においては、複数のディジタル信号のタ
イミング合わせを必要とすることが少なくない。例えば
、別々に伝送されてきた二つの信号を同期をとって切換
えたり、時分割された複数の信号をタイミング合わせを
行った後合成して多重化する場合など工東る。後者の一
例として、特開昭５７−１４３９５３号公報に示されて
いる時分割多方向多重通信システム用信号送受信回路が
らる。
イミング合わせを必要とすることが少なくない。例えば
、別々に伝送されてきた二つの信号を同期をとって切換
えたり、時分割された複数の信号をタイミング合わせを
行った後合成して多重化する場合など工東る。後者の一
例として、特開昭５７−１４３９５３号公報に示されて
いる時分割多方向多重通信システム用信号送受信回路が
らる。
この回路は多方向多重無線通信方式において子局間の通
信を親局の端局装置を経由することなく直接接続する回
路であって、このだめのタイミング整合回路として、詳
しくは後述するように、従来はランダムアクセスメモリ
（ＲＡＭ）、書込み用アドレス信号発生回路、読出し用
アドレス信号発生回路および選択回路から成る回路が使
用されておシ、構成がやや複雑となる欠点がめる。
信を親局の端局装置を経由することなく直接接続する回
路であって、このだめのタイミング整合回路として、詳
しくは後述するように、従来はランダムアクセスメモリ
（ＲＡＭ）、書込み用アドレス信号発生回路、読出し用
アドレス信号発生回路および選択回路から成る回路が使
用されておシ、構成がやや複雑となる欠点がめる。
本発明の目的は、上述した従来回路の欠点を除去し、構
成の簡単なタイミング整合回路を提供することである。
成の簡単なタイミング整合回路を提供することである。
本発明のタイミング整合回路は、二値符号列から成る入
力信号とこの入力信号の時間基準を与えるタイミングパ
ルスとを一時記憶する先入れ先出しバッフ１メモリ（Ｆ
ＩＦＯメモリと略す己する）と、このＦ’ＩＦＯメモリ
から読出された前記タイミングパルスの出力とタイミン
グ合わせの基準となる基準パルスとを論理処理して両者
が不一致のときは前記ＦＩＦＯメモリからの読出しを停
止し両者が一致したとき再び読出し動作を開始させる読
出し制御回路とを備えることによって構成される。
力信号とこの入力信号の時間基準を与えるタイミングパ
ルスとを一時記憶する先入れ先出しバッフ１メモリ（Ｆ
ＩＦＯメモリと略す己する）と、このＦ’ＩＦＯメモリ
から読出された前記タイミングパルスの出力とタイミン
グ合わせの基準となる基準パルスとを論理処理して両者
が不一致のときは前記ＦＩＦＯメモリからの読出しを停
止し両者が一致したとき再び読出し動作を開始させる読
出し制御回路とを備えることによって構成される。
次に図面を参照して本発明の詳細な説明する。
本発明の実施例について説明する前に、まず前述の特開
昭５７−１４３９５３号公報に例示された従来のタイミ
ング整合回路について説明する。第１図は上述の従来回
路のブロック図で、ＲＡＭＩ、書込み用アドレス信号発
生回路（Ｗ−ＡＳＧ）２、読出し用アドレス信号発生回
路（Ｒ−ＡＳＧ）３及び選択回路（ＳＥＬ）４とから構
成されている。第１図において、時分割入力信号１０１
からフレーム同期回路（Ｆ−８ＹＮＣ）５で抽出された
フレーム同期パルス１０２は簀込み制御用のＷ−ＡＳＧ
２に加えられ、その書込み用アドレス信号出力１０３に
よシ入力信号１０１がＲＡＭＩに書込まれる。一方、こ
のＲＡＭＩに書込まれた信号は、合成される相手の時分
割信号のフレーム同期パルス１０４で制御されたＲ、−
ＡＳＧ３からの読出し用アドレス信号１０５により読出
され、タイミング整合のとれた信号出力１０６が得られ
る。５ＥＬ４はＲＡＭＩへの書込み用アドレス信号１０
３と読出し用アドレス信号１０５とｔｌタイムスロット
内で交互に選択してＲＡＭＩに供給する切替回路で１）
、１０７はクロック信号である。
昭５７−１４３９５３号公報に例示された従来のタイミ
ング整合回路について説明する。第１図は上述の従来回
路のブロック図で、ＲＡＭＩ、書込み用アドレス信号発
生回路（Ｗ−ＡＳＧ）２、読出し用アドレス信号発生回
路（Ｒ−ＡＳＧ）３及び選択回路（ＳＥＬ）４とから構
成されている。第１図において、時分割入力信号１０１
からフレーム同期回路（Ｆ−８ＹＮＣ）５で抽出された
フレーム同期パルス１０２は簀込み制御用のＷ−ＡＳＧ
２に加えられ、その書込み用アドレス信号出力１０３に
よシ入力信号１０１がＲＡＭＩに書込まれる。一方、こ
のＲＡＭＩに書込まれた信号は、合成される相手の時分
割信号のフレーム同期パルス１０４で制御されたＲ、−
ＡＳＧ３からの読出し用アドレス信号１０５により読出
され、タイミング整合のとれた信号出力１０６が得られ
る。５ＥＬ４はＲＡＭＩへの書込み用アドレス信号１０
３と読出し用アドレス信号１０５とｔｌタイムスロット
内で交互に選択してＲＡＭＩに供給する切替回路で１）
、１０７はクロック信号である。
第２図は本発明の一実施例のブロック図で、ＦＩＦＯメ
モリ（Ｆ’ＩＦＯ）６と、ＦＩＦＯ６の読出しを制御す
る制御回路（ＣＯＮＴ）７とから構成されている。Ｆ’
ＩＦ０６には入力信号１０１とこの入力信号からＦ−８
ＹＮＣ５によシ分岐されたフレーム同期ノくルス１０２
とがクロック信号１０７によシ書込まれ、Ｃ０ＮＴ７か
らの読出しパルス１０８によシ読出されるようになっ、
い、。′ＣｏＮＴ７はＩｉ”ＩｒＯ２゜７ｖ−４同期パ
ルス出力１０９と、タイミング合わせを行うべき相手信
号のフレーム同期ノくルス１０４とを論理処理して両者
が一致しない場合は読出しノくルス１０８を止め、一致
した時点で読出しノくルスを再び送シだす回路であって
、例えば第３図のような簡単な回路で構成することがで
きる。
モリ（Ｆ’ＩＦＯ）６と、ＦＩＦＯ６の読出しを制御す
る制御回路（ＣＯＮＴ）７とから構成されている。Ｆ’
ＩＦ０６には入力信号１０１とこの入力信号からＦ−８
ＹＮＣ５によシ分岐されたフレーム同期ノくルス１０２
とがクロック信号１０７によシ書込まれ、Ｃ０ＮＴ７か
らの読出しパルス１０８によシ読出されるようになっ、
い、。′ＣｏＮＴ７はＩｉ”ＩｒＯ２゜７ｖ−４同期パ
ルス出力１０９と、タイミング合わせを行うべき相手信
号のフレーム同期ノくルス１０４とを論理処理して両者
が一致しない場合は読出しノくルス１０８を止め、一致
した時点で読出しノくルスを再び送シだす回路であって
、例えば第３図のような簡単な回路で構成することがで
きる。
第３図において、アンドゲート７１はクロックパルス１
０７を開閉する開閉ゲートであり、ＦＩＦＯ６からのタ
イミングノくルス１０９が加えられるとフリップフロッ
プ７２をセソトシ、アンドゲート７１を閉じて読出しパ
ルス１０８を止め読出しを停止する。次いで、フレーム
同期ノくルス１０４がくるとフリップフロップ７２をリ
セットしてアンドゲート７１を開き読出しを再開する。
０７を開閉する開閉ゲートであり、ＦＩＦＯ６からのタ
イミングノくルス１０９が加えられるとフリップフロッ
プ７２をセソトシ、アンドゲート７１を閉じて読出しパ
ルス１０８を止め読出しを停止する。次いで、フレーム
同期ノくルス１０４がくるとフリップフロップ７２をリ
セットしてアンドゲート７１を開き読出しを再開する。
アンドゲート７３及びＥＸ−ＯＲゲート７４は両パルス
が一致したときフリップフロップ７２にセット信号が加
わらないようにするだめの回路であり、読し再開後は両
パルスのタイミングがずれない限シ正常な読出し動作が
継続される。以上の説明から明らかなように、第２図の
回路は第１図の従来回路に比べて構成が非常に簡単であ
シ、同様なタイミング整合機能を有している。
が一致したときフリップフロップ７２にセット信号が加
わらないようにするだめの回路であり、読し再開後は両
パルスのタイミングがずれない限シ正常な読出し動作が
継続される。以上の説明から明らかなように、第２図の
回路は第１図の従来回路に比べて構成が非常に簡単であ
シ、同様なタイミング整合機能を有している。
上述の実施例の説明では、時分割信号を合成し多重化す
るためフレーム同期パルスによってタイミング整合をと
る場合について述べたが、入力信号のタイミングパルス
及びタイミング合わせの基準となる基準パルスはフレー
ム同期パルスに限られるものではない。又、第２図の実
施例にはＦＩＦＯ６の読出しと書込みは同一のクロック
周波数で行う場合を示しであるが、第２図において、Ｃ
０ＮＴ７に加えられる読出しのクロック周波数を書込み
のクロック周波数のｎ倍とすれば、タイミング整合と同
時に連続したＦＩＦＯ６の入力信号を１／ｎの時間のバ
ースト信号に圧縮するノく一スト変換が行える。更に、
入力のタイミングノくルスと基準パルスとは必ずしも１
対１の対応に限定されるものではなく、例えば、上述の
バースト変換機能を持たせた回路でｍ対１（ｍ（ｎ３の
対応とし、第３図の制御回路に最初のパルスが一致した
とき次のｍ−１個のタイミングパルスではフリップフロ
ップ７２をセットしないような回路を付加して構成すれ
ば、連続信号を基準パルスとタイミング整合したｍ ／
ｎの時間のバースト信号に圧縮するバースト変換機能
を持ったタイミング整合回路が得られる。
るためフレーム同期パルスによってタイミング整合をと
る場合について述べたが、入力信号のタイミングパルス
及びタイミング合わせの基準となる基準パルスはフレー
ム同期パルスに限られるものではない。又、第２図の実
施例にはＦＩＦＯ６の読出しと書込みは同一のクロック
周波数で行う場合を示しであるが、第２図において、Ｃ
０ＮＴ７に加えられる読出しのクロック周波数を書込み
のクロック周波数のｎ倍とすれば、タイミング整合と同
時に連続したＦＩＦＯ６の入力信号を１／ｎの時間のバ
ースト信号に圧縮するノく一スト変換が行える。更に、
入力のタイミングノくルスと基準パルスとは必ずしも１
対１の対応に限定されるものではなく、例えば、上述の
バースト変換機能を持たせた回路でｍ対１（ｍ（ｎ３の
対応とし、第３図の制御回路に最初のパルスが一致した
とき次のｍ−１個のタイミングパルスではフリップフロ
ップ７２をセットしないような回路を付加して構成すれ
ば、連続信号を基準パルスとタイミング整合したｍ ／
ｎの時間のバースト信号に圧縮するバースト変換機能
を持ったタイミング整合回路が得られる。
以上詳細に説明したように、本発明のタイミング整合回
路によれば、タイミングパルス入力信号と共にＦＩＦＯ
に一時記憶させ、その出力と基準パルスが一致するまで
ＦＩＦＯメモリの読出しを停止させることによって、簡
単な構成でタイミング整合回路を構成できる効果がある
。
路によれば、タイミングパルス入力信号と共にＦＩＦＯ
に一時記憶させ、その出力と基準パルスが一致するまで
ＦＩＦＯメモリの読出しを停止させることによって、簡
単な構成でタイミング整合回路を構成できる効果がある
。
第１図は従来のタイミング整合回路のブロック図、第２
図は本発明の一実施例のブロック図、第３図は第２図の
制御回路の一実施例のブロック図である。 １・・・・・・ランダムアクセスメモリ（ＲＡＭ）、２
・・・・・・書込み用アドレス信号発生回路（Ｗ−Ａ８
Ｇ）、３・・・・・・読出し用アドレス信号発生回路（
Ｒ−Ａ８Ｇ）、４・・・・・−選択回路（ＳＥＬ）、５
・・・由フレーム同期回路（Ｆ−８ＹＮＣ）、６・・・
・・・先入れ先出しバッファメモリ（ＦＩＦＯ）、７・
・・・・・制御回路（ＣＯＮＴ）、７１．７３・・・・
・・アンドゲート、７２・・・・・・フリップフロップ
、７４・・・・・・ＥＸ−ＯＲゲート。 第１図 生２図 第３図 ０７
図は本発明の一実施例のブロック図、第３図は第２図の
制御回路の一実施例のブロック図である。 １・・・・・・ランダムアクセスメモリ（ＲＡＭ）、２
・・・・・・書込み用アドレス信号発生回路（Ｗ−Ａ８
Ｇ）、３・・・・・・読出し用アドレス信号発生回路（
Ｒ−Ａ８Ｇ）、４・・・・・−選択回路（ＳＥＬ）、５
・・・由フレーム同期回路（Ｆ−８ＹＮＣ）、６・・・
・・・先入れ先出しバッファメモリ（ＦＩＦＯ）、７・
・・・・・制御回路（ＣＯＮＴ）、７１．７３・・・・
・・アンドゲート、７２・・・・・・フリップフロップ
、７４・・・・・・ＥＸ−ＯＲゲート。 第１図 生２図 第３図 ０７
Claims (1)
- 二値符号列から成る入力信号とこの入力信号の時間基準
を与えるタイミングパルスとを一時記憶する先入れ先出
しバッファメモリと、この先入れ先出しバッファメモリ
から読出された前記タイミングパルスの出力とタイミン
グ合わせの基準となる基準パルスとを論理処理して両者
が不一致のときは前記先入れ先出しバッファメモリから
の読出しを停止し両者が一致したとき再び読出し動作を
開始させる読出し制御回路とを備えたことを特徴とする
タイミング整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097017A JPS60240237A (ja) | 1984-05-15 | 1984-05-15 | タイミング整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097017A JPS60240237A (ja) | 1984-05-15 | 1984-05-15 | タイミング整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60240237A true JPS60240237A (ja) | 1985-11-29 |
| JPH0572781B2 JPH0572781B2 (ja) | 1993-10-13 |
Family
ID=14180593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097017A Granted JPS60240237A (ja) | 1984-05-15 | 1984-05-15 | タイミング整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224538A (ja) * | 1987-03-14 | 1988-09-19 | Fujitsu Ltd | 同期制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538633A (en) * | 1978-09-08 | 1980-03-18 | Oki Electric Ind Co Ltd | Digital phase synchronization system |
| JPS56110147A (en) * | 1980-02-05 | 1981-09-01 | Nec Corp | Buffer memory circuit |
-
1984
- 1984-05-15 JP JP59097017A patent/JPS60240237A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538633A (en) * | 1978-09-08 | 1980-03-18 | Oki Electric Ind Co Ltd | Digital phase synchronization system |
| JPS56110147A (en) * | 1980-02-05 | 1981-09-01 | Nec Corp | Buffer memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224538A (ja) * | 1987-03-14 | 1988-09-19 | Fujitsu Ltd | 同期制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572781B2 (ja) | 1993-10-13 |
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