JPH03101537A - ビットレート適合用装置 - Google Patents

ビットレート適合用装置

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JPH03101537A
JPH03101537A JP2181376A JP18137690A JPH03101537A JP H03101537 A JPH03101537 A JP H03101537A JP 2181376 A JP2181376 A JP 2181376A JP 18137690 A JP18137690 A JP 18137690A JP H03101537 A JPH03101537 A JP H03101537A
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JP
Japan
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counter
bit
pulse
store
signal
Prior art date
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Pending
Application number
JP2181376A
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English (en)
Inventor
Ralph Urbansky
ラルフ　ウルバンスキー
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２つの信号のビットレートを適合する位置調
整決定回路からなるビットレートを適合する装置に係る
。ビットレートを適合する装置は、例えば第１の信号の
データがｎビット（ｎ≧１）のグループで並列に書き込
まれ、再び並列に読み出されるエラステックストア（４
）からなり、位置調整ビット挿入用選択マトリクス（５
）がエラステックストアの後に接続され、書き込み処理
は書き込みカウンタ（１２）によりまた読み込み処理は
読み出しカウンタ（１３）により制御され、ここでカウ
ンタ間の差を形成する減算器がエラステックストアの後
に接続される。
ビットレートを適合するかかる回路装置は、例えば西独
特許出願第Ｄ　Ｅ　３９２０３９１号に記載されている
。この種の回路装置は、データ通信９例えばプレジオク
ロナス（近似）信号を結合するプレジオクロナスマルチ
プレクサ用に必要である。２つの２進値号は、そのビッ
トレートが公称的に等しいが、特定の許容範囲内の公称
値からずれる時、プレジオクロナスと呼ばれる。プレジ
オクロナス信号がプレジオクロナスマルチプレクサによ
り結合されつる前に、それら全ては、（いわゆる、正の
位置調整技術により）個々のプレジオクロナス信号が有
するビットレートより僅か大きい同じビットレートにな
らなければならない。ビットレート間のこの差は削減さ
れ、なかんずく、いわゆる位置調整ビットは、さらに大
きいビットレートを有する信号に偶々加算される。この
型の動作を実行する回路装置は又クロック整合クロック
とを呼ばれる。
伝送装置の受信側では、プレシオりロナスマルチブレク
サは、再び位置調整ビットを取り除き、ビットレートを
その元の値に戻す為に対応する回路装置の後に接続され
うる。２つのバイナリ信号のビットレートを適合する回
路装置用の位置調整決定回路は、公知であり、（例えば
Ｄ　Ｔ　２５１８０５１ＡＩ参照）、ここでは信号がエ
ラステックストアに直列に書込まれ、再び直列に読み出
される。１４０Ｍｂｉｔ／ｓ及びそれ以上のオーダのビ
ットレート用のこの型の回路装置が用いられる場合、位
置調整決定回路を含む装置はＥＣＬ技術で実現される。
しかしＥＣＬ技術での回路は０ＭＯ３技術で比較される
回路におけるよりさらに大きい電力損が生じる。
本発明の目的は、たんに０ＭＯ３技術又は同等の技術で
、１４０Ｍｂｉｔ／ｓのオーダのビットレートに対して
も装置を実現できる前述した型の位置調整決定回路の構
造の教示を提供することである。
この目的は、下記の動作を実現して達成される： １、　減算器（９）、Ｉ−行動（１７）を有するコント
ローラ、パルス分配回路（１９）及び読み出しカウンタ
（１３）は、制御ループを形成し；２、外部から印加さ
れた同期パルス（２５）が現れる時、パルス分配回路（
１９）は、下記のａ）桁上げが最終及びコントローラ（
１７）の出力信号でのプリセットビット位置での現同期
パルス間の位置で起こる場合位置調整表示ビットを発生
し、 ｂ）位置調整ビットを挿入する信号を選択マトリクス（
５）に伝送し、 Ｃ）現同期パルスまで挿入された位置調整ビットの数が
ｎの整数倍を越える場合、１つのクロック同期に対しカ
ウンタを保持する信号を読み出しカウンタ（１３）に伝
送する。
の動作のうち少なくとも一つを始める。
以下に更に説明する如く、数ｎは、第１の信号のｎビッ
トがバッファに並列に書き込まれる並列ラインの数であ
る。同じ方法で、ｎの並列ビットは再び同じ有益なビッ
トレートでバッファから読みだされる。書き込み及び読
み出しカウンタは、ｌ：ｎの比で２つの信号のビットク
ロックを減少させることにより発生されるクロックでタ
イミングをとられる。本発明による位置調整決定回路は
、原理的にｌ：ｎの比で減少されたこれらのビットクロ
ックの１つより速いクロックを必要としない。
従って、所定のビットレートで、数ｎは、ＣＭＯ８技術
で配置されるべき本発明による位置調整決定回路に対し
十分高く選択されるべきである。例えば、ビットレート
は１４０　ＭＨｚのオーダであり、蓄積動作がバイト（
ｎ＝８）で実行される場合、本発明による装置は、原理
的に２０ＭＨｚのクロックレートだけを必要とし、従っ
て、ＣＭＯ３技術で便利に実現されうる。
本発明の有利な実施例はサブクレームにて請求される。
以下図面と共に本発明による実施例を説明する。
第１図において、１３９．２６４　Ｍ　ｂ　ｉ　ｔ　／
　ｓの公称ビットレートを有する第１の２進信号は端子
１に取り出され、１５５．５２Ｍ　ｂ　ｉ　ｔ　／　ｓ
の公称ビットレートを有し、フレームに構成された第２
の２進信号が出力端子８に取り出される。第２の２進信
号は、第１の信号の全ビットに加えて位置調整ビット、
位置調整表示ビット及び別な補助表示ビットを含む。フ
レームは、いわゆる同期伝送モジュールＳＴＭ−１（こ
れに関しては、例えばＣＣＩＴＴ勧告等Ｇ　７０７．　
Ｇ　７０８及びＧ７０９参照）であり、それはラインに
配置され、各ラインは又バイトで構成される。
第１の信号のビットクロックは端子ＩＯに取り出される
。このクロックは１：８の比で第１のディバイダ１１に
より減少される。シークエルでのいわゆる書き込みクロ
ックである減少クロックは１７．４０８　ＭＨｚのパル
ス繰り返しレートを有する。
従って、本実施例では整数変数ｎは一般に８になるよう
選択されつる。
書き込みクロック及び元のビットクロックは、バッファ
４の８つの読み入力にライン３１から３８を介して伝送
されるよう第１の信号の８つの直列ビットを８つの並列
ビットに変換する直並列変換器２に印加される。ライン
３１からの各々に、ビットは１７．４０８Ｍ　Ｈｚ繰返
し比で利用され、これにより出力側の直並列変換器７及
び出力側の周波数デバイダ１４を除く全てのモジュール
は、低損失ＣＭＯ３技術で構成される。
シークエルでの書き込みカウンタで述べた第１のアドレ
スカウンタ１２は書き込みクロックでインクリメントさ
れ、８ビット幅（１バイト）バッファ４用の書き込みア
ドレスを周期的に発生する。
第１の信号は、書き込みカウンタ１２により発生した書
き込みアドレスの１つのもとてバッファ４にバイト対バ
イトで蓄積される。そのクロックが端子に取り出される
第２の２進信号のビットクロックは、ｌ：８の比でこの
クロックを分割する第２のディバイダ１４に伝送される
。ビットクロックは、マルチプレクサ（図示せず）のタ
イミングコントローラにより発生され、ビットレートの
粗適合を実現するようフレームでの所定位置で生じるク
ロックギャップを有する。
シークエルでの読み出しクロックと称されたこの分割ク
ロック及び元のビットクロックは並列に処理された第１
の信号を直列の第２の信号に１５５゜５２Ｍｂｉｔ／ｓ
のビットレートで変換し、この第２の信号を出力端子８
に伝送する並直列変換器７のタイミングを提供する。
アドレスカウンタ１３は読み出しアドレスを周期的に発
生する読み出しクロックを用いる。アドレスの比較は、
読み出しカウンタのカウントから書き込みカウンタのカ
ウントを減算する減算器９でなされる。本例では、アド
レスエンコーダ（図示せず）は、書き込まれる記憶位置
及び読み出される記憶位置が２つのカウントが一致した
時、それらの間に固定の所定距離を育するよう構成され
る。この公称距離は、回路装置の動作中平均して維持さ
れつる。それは、位置調整決定回路２４゜読み出しカウ
ンタ１３及び減算器９により構成された制御ループによ
り維持される。読み出しクロックは２つうち速い方であ
るので、読み出しカウンタは、そのカウントが略書き込
みクロック１２のカウントと一致するよう時々に停止す
る。書き込み及び読み出しクロック間の差がやや長い周
期の時間に対して正である時、いわゆる可変位置調整ビ
ットは、所定の間隔で、パルスをパルス分配回路１９か
ら受ける選択マトリクス５により特別な所定位置で第２
の信号に挿入され、選択マトリクス５の状態は、１ビツ
トが繰り返され、（選択マトリクスの動作用、Ｄ　Ｅ　
３９２０３９１参照）、８つの並列ラインのうち所定の
ラインに亘って位置調整ビットとして伝送される。一応
８ビットが位置調整されると、所定の時点で、読み出し
カウンタ１３はパルス分配回路１９からライン２ｏを介
して信号を受けその信号によってカウンタは１つのクロ
ック周期の開停止する。位置調整決定回路は、ライン２
５により示される外部から、正しい時点でビルディング
ブロック５及び１３を制御する同期パルスを受ける。こ
れらのパルスは又マルチプレクサ（図示せず）のタイミ
ングコントローラにより回路２４に伝送される。
制御ループのコントローラ１７は、Ｉ−行動を有するコ
ントローラであり、その出力信号はライン１８上で利用
され、パルス分配回路１９により評価される。パルス分
配回路１９はライン２２を介してマルチプレクサ（図示
せず）に位置調整ビットを印加する。この位置調整表示
ビットは端子２３を通り、第２のビットがカウント間の
過剰差により位置調整されなければならないことを示し
、マルチプレクサは、位置調整表示ビットの形での所定
位置でそれをデータストリームに挿入する。
第２図は位置調整決定回路２４の詳細を示す。
従って、第１図の回路配置に示す位置調整決定回路の集
積は、何らの困難性な（可能であり、これにより位置調
整決定回路２４への供給ラインは第１図の供給ラインと
同じ参照符号で示される。第１図に示す如く動作ユニッ
トを構成するビルディングブロックは第２図に同様の初
期デイジットで始まる参照符号により示される。
■−行動を有するコントローラ１７はこの加算器の後に
接続されたストア１７２と共に加算器１７１からなる。
■−行動、すわなちＩ−行動も又は■−行動だけを有す
るコントローラは、（コントローラなしの）カウント間
の差が時間に比例して大きくなるので必要である。かか
る遅れは■−行動を持たないコントローラで調整はされ
えない。
加算器１７１の入力へのストア１７２のフィードバック
及び加算器１７１のライン１ｏを介した減算器９の出力
への接続により、減算器９の出力信号は書き込みクロッ
クの各クロックパルスでストア１７２の蓄積内容に加算
される。ストア１７２の後に差がストア１７２で合算さ
れる時、桁上げか最上位ビット位置に行なわれる度毎に
１だけインクリメントされるカウンタ１７３がある。第
１のカウンタ１７３は、ストア１７２が負のオーバフロ
ーを示す時、１だけディクリメントされる。第１のカウ
ンタ１７３は、端子２８に取り出される書き込みクロッ
クでタイミングをとられ、それはストア１７２の正及び
負のオーバフローで桁上げをカウントし、従ってストア
１７２の幅を大きくする。第１のカウンタ１７３の長さ
は、当業者により設定されうる制御ループ（時定数）の
パラメータの１つである。本例では、第１のカウンタ１
７３は１２段を有する。
これらの段の数は、値の変化が、位置調整ビットが第２
の信号（位置調整要求）のデータストリームに挿入され
なければならないことを示す幅のストア１７２でプリセ
ットビット位置を決める。カウンタ１７３が正のオーバ
フローを表す場合、これは次の時点で位置調整されるべ
きビット用信号と考えられる。正のオーバフローは、書
き込みクロックでタイミングをとられる桁上げメモリ１
９２のイネーブル入力及びデータ入力の両方にライン１
８１の接続により維持される。桁上げメモリ１９２の第
１段の内容は、端子２５ａでフリップフロップ１９３へ
取り出され、ライン２２を通り端子２３を介して位置調
整表示ビットとしてマルチプレクサ（図示せず）に伝送
される第１の同期パルス（ラインパルス）で引継がれる
。ライン１８１及び１８２により、第１のカウンタ１７
３は第２の４段カウンタ１９１に接続される。第２のカ
ウンタ１９１は、第１のカウンタ１７３が正のオーバフ
ローを有する時、ｌだけインクリメントされ、カウンタ
１７３が負のオーバフローを存する時、■だけディクリ
メントされる双方向カウンタである。第２のカウンタ１
９１は、桁上げメモリ１９２に蓄積されるモジュロ８位
置調整要求をカウントする。そこから、それらは、端子
２５ｂで取り出される選択されたクロック時点でバッフ
ァ１９４に蓄積され、更にライン２１を介して選択マト
リクスに、又はライン２０を介して書き込みカウンタに
伝送される。書き込みカウンタは、位置調整要求の数が
８の整数倍を越える時のみ１つのクロック周期間停止し
、同時に、選択マトリクスの状態は、情報が失われない
ように変えられる（この点に関し、西独特許第ＤＥ３９
２０３９１号参照）。従って、桁上げカウンタ１９１の
第１の３段から４段に行なわれる時、ライン２０を介し
てパルスが伝送され、カウンタ１９１はこの桁上げパル
スを桁上げメモリ１９２に伝送し、同期パルスは端子２
５ｂに現れる。
既に示した如く、カウンタ１７３の長さは、制御時定数
を決定し、カウンタが大きければ大きい程、制御時定数
も大きくなる。大きな制御時定数は（待ち時間ジッタ上
の例えば西独特許第Ｄ　Ｅ　３９２０３９１号及びここ
で示されたこの主題の文献の）伝送装置の待ち時間ジッ
タを減少させる。他方では、大きい制御時定数は、差が
たんにゆっくり、適合されることを示し、従って不合理
に大きく計られない場合オーバフローを表すバッファ４
の危険かある。
この問題点を解決する為に、ライン２０間で生じる２進
値及びバッファ１９４への伝送に先立つ対応する信号間
の差を測定するゲート２６が設けられる。この差は、加
算器１７１の入力データに加算され、位置調整要求が８
の整数倍を越える時の時点で書き込みカウンタが停止さ
れる場合と同じ影響を有する。この手段を実行すること
により、待ち時間ジッタは制御時定数の増加なしに減少
される。
上記回路の機能は、プログラム化されたコンピュータに
より全部又は一部が肩代わりされる。
本例では、プログラミングは当業者の理解範囲内であり
、その理由は、充気回路がたんに初期的ディジタルビル
ディングクロックからなり、そのソフトウェアコピーは
文献（例えばエレクトロニクス、１９７８年ＩＯ月１２
日、１４８頁参照）から明らか又は公知である。
【図面の簡単な説明】 第１図は本発明による位置調整決定回路からなるビット
レート適合用装置を示す図、 第２図は本発明による位置調整決定回路の詳細図である
。 １．８，１０，１５，２３．２５ａ、２５ｂ。 ２８・・・端子、２・・・直並列変換器、４，１９４・
・・バッファ、５・・・選択マトリクス、７・・・並直
列変換器、９・・・減算器、１１．１４・・・ディバイ
タ、１２，１３・・・アドレスカウンタ、１６，１８．
２０，２１゜２２．２５．３１〜３８．６１〜６８．１
８１．１８２・・・ライン、１７・・・コントローラ、
１９・・・パルス分配回路、２４・・・位置調整決定回
路、２６・・・ゲート、１７１・・・加算器、１７２・
・・ストア、１７３，１９１・・・カウンタ、１９２・
・・桁上げメモリ、１９３・・・フリップフロップ。 Ｎ Ｃフ

Claims (5)

    【特許請求の範囲】
  1. （１）２つの信号のビットレートを適合させる位置調整
    決定回路からなるビットレート適合用装置であって、 第１の信号のデータがｎビット（ｎ≧１）のグループで
    並列に書き込まれ、再び並列に読み出されるエラステッ
    クストア（４）からなり、位置調整ビット挿入用選択マ
    トリクス（５）がエラステックストアの後に接続され、
    書き込み処理は書き込みカウンタ（１２）によりまた読
    み込み処理は読み出しカウンタ（１３）により制御され
    、ここでカウント間の差を形成する減算器がエラステッ
    クストアの後に接続され、 １、減算器（９）、Ｉ−行動（１７）を有するコントロ
    ーラ、パルス分配回路（１９）及び読み出しカウンタ（
    １３）は、制御ループを形成し；２、外部から印加され
    た同期パルス（２５）が現れる時、パルス分配回路（１
    ９）は、下記、ａ）桁上げが最終及びコントローラ（１
    ７）の出力信号でのプリセットビット位置での現同期パ
    ルス間の位置で起こる場合位置調整表示ビットとを発生
    し、 ｂ）位置調整ビットを挿入する信号を選択マトリクス（
    ５）に伝送し、 ｃ）現同期パルスまで挿入された位置調整ビットの数が
    ｎの整数倍を越える場合、１つのクロック同期に対しカ
    ウンタを保持する信号を読み出しカウンタ（１３）に伝
    送する、 の動作のうち少なくとも一つを始める適合用装置。
  2. （２）コントローラ（１７）は加算器（１７１）、スト
    ア（１７２）及び双方向カウンタ（１７３）の順からな
    り、ストア及び加算器は、減算器（９）の現在の差がス
    トア（１７２）に蓄積されるよう相互接続され、第１の
    カウンタ（１７３）はストアが正のオーバーフローを表
    す時、インクリメントパルスを、またストアが負のオー
    バフローを表す時デイクリメントパルスを受けることを
    特徴とする請求項１記載の装置。
  3. （３）パルス分配回路（１９）は、コントローラ（１７
    ）の出力信号でのプリセットビット位置での桁上げをカ
    ウントし、同時に、出力信号の符号を考慮する第２の双
    方向カウンタ（１９１）からなり、桁上げストア（１９
    ２）は、桁上げパルス自体と同様に第２のカウンタ（１
    ９１）の内容が桁上げが現れる度に引き継がれ、第１の
    同期パルス（２５ａ）が生じる時、桁上げパルスは第３
    のストア（１９３）に引き継がれ、第２の桁上げパルス
    （２５ｂ）が現れる時、桁上げストア（１９２）の残り
    の内容がバッファ（１９４）に書き込まれることを特徴
    とする請求項１又は２記載の装置。
  4. （４）ゲート（２６）は、バッファ（１９４）の最上位
    ビット用の入力及び出力での２進値間の差を形成し、こ
    の差はコントローラ（１７）の入力データに加算される
    ことを特徴とする請求項３記載の装置。
  5. （５）動作特性はプログラムカウンタされたコンピュー
    タにより全部又は一部を実現されることを特徴とする請
    求項１乃至４のうちいずれか一項記載の装置。
JP2181376A 1989-07-12 1990-07-09 ビットレート適合用装置 Pending JPH03101537A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3922897.5 1989-07-12
DE3922897A DE3922897A1 (de) 1989-07-12 1989-07-12 Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung

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JPH03101537A true JPH03101537A (ja) 1991-04-26

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ID=6384803

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JP2181376A Pending JPH03101537A (ja) 1989-07-12 1990-07-09 ビットレート適合用装置

Country Status (5)

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US (1) US5132970A (ja)
EP (1) EP0408130B1 (ja)
JP (1) JPH03101537A (ja)
DE (2) DE3922897A1 (ja)
ES (1) ES2085322T3 (ja)

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