JPS60242595A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60242595A JPS60242595A JP59099831A JP9983184A JPS60242595A JP S60242595 A JPS60242595 A JP S60242595A JP 59099831 A JP59099831 A JP 59099831A JP 9983184 A JP9983184 A JP 9983184A JP S60242595 A JPS60242595 A JP S60242595A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置、特にＭＯＳゲートアレ
イＬＳＩ（以下ゲートアレイと称す）に関し、その内部
に任意の大きさの読み出し専用記憶回路（以下ＲＯＭと
称す）が内蔵可能である半導体集積回路装置に関するも
のである。
イＬＳＩ（以下ゲートアレイと称す）に関し、その内部
に任意の大きさの読み出し専用記憶回路（以下ＲＯＭと
称す）が内蔵可能である半導体集積回路装置に関するも
のである。
一般に、ＭＯＳトランジスタによるＲＯＭは第１図に示
す回路構成を持っている。ここでは１６ワード×１ビツ
ト構成のＲＯＭについて説明する。
す回路構成を持っている。ここでは１６ワード×１ビツ
ト構成のＲＯＭについて説明する。
図において、１は行デコーダであり、入力には上位（又
は下位）アドレス２，３が接続され、行デコーダ出力４
ａ〜４ｄは情報が伝搬するビット線５ａ、５ｂ、５ｃ、
５ｄと互いに接続されないように直交し、かつ両者で網
目状になるよう配置されている。ビット線５ａ〜５ｄに
はＭＯＳ）ランジスタロａ〜６ｄの各ソース（またはド
レイン）と、ビット線５ａ〜５ｄのうちの必要とするビ
ット線を選択するＭＯＳ）ランジスタフａ〜７ｄの各ド
レイン（またはソース）とがそれぞれ接続されている。
は下位）アドレス２，３が接続され、行デコーダ出力４
ａ〜４ｄは情報が伝搬するビット線５ａ、５ｂ、５ｃ、
５ｄと互いに接続されないように直交し、かつ両者で網
目状になるよう配置されている。ビット線５ａ〜５ｄに
はＭＯＳ）ランジスタロａ〜６ｄの各ソース（またはド
レイン）と、ビット線５ａ〜５ｄのうちの必要とするビ
ット線を選択するＭＯＳ）ランジスタフａ〜７ｄの各ド
レイン（またはソース）とがそれぞれ接続されている。
ビット線選択用ＭＯ３）ランジスタフａ〜７ｄの各ソー
ス（またはドレイン）は全て論理反転型のバッファ９の
入力に接続され、該バッファ９の出力は情報出力端子１
０に接続されている。ビット線選択用ＭＯ３Ｉ−ランジ
スタフａ〜７ｄの各ゲートは、下位（又は上位）アドレ
ス１１゜１２がその入力に接続されている列デコーダ１
３のデコード出力１４ａ〜１４ｄに接続されている。
ス（またはドレイン）は全て論理反転型のバッファ９の
入力に接続され、該バッファ９の出力は情報出力端子１
０に接続されている。ビット線選択用ＭＯ３Ｉ−ランジ
スタフａ〜７ｄの各ゲートは、下位（又は上位）アドレ
ス１１゜１２がその入力に接続されている列デコーダ１
３のデコード出力１４ａ〜１４ｄに接続されている。
網目伏に配置された行デコード出力４ａ〜４ｄとビット
線５ａ〜５ｄとの交点には、情報を記憶しているＭＯＳ
）ランジスタ１５ａ〜１５ｈが配置されており、これら
の各ゲートは行デコード出力４ａ〜４ｄに、各ソース（
またはドレイン）はビット線５ａ〜５ｄに、各ドレイン
（またはソース）は接地にそれぞれ接続されている。
線５ａ〜５ｄとの交点には、情報を記憶しているＭＯＳ
）ランジスタ１５ａ〜１５ｈが配置されており、これら
の各ゲートは行デコード出力４ａ〜４ｄに、各ソース（
またはドレイン）はビット線５ａ〜５ｄに、各ドレイン
（またはソース）は接地にそれぞれ接続されている。
この情報記憶ＭＯＳトランジスタはＲＯＭが必要とする
アドレスに対する情報の種類によってその接続される交
点及び数量が変化する。しかしながら情報を記憶するＭ
ＯＳ）ランジスタは、必ずゲートが行デコード出力に、
ドレイン（またはソース）はビット線に、ソース（また
はドレイン）は接地にそれぞれ接続されている。
アドレスに対する情報の種類によってその接続される交
点及び数量が変化する。しかしながら情報を記憶するＭ
ＯＳ）ランジスタは、必ずゲートが行デコード出力に、
ドレイン（またはソース）はビット線に、ソース（また
はドレイン）は接地にそれぞれ接続されている。
次に動作について説明する。第１図において、情報を読
み出すアドレスをアドレス入力２．３゜１１．１２に加
える。行デコーダ１と列デコーダ１３によりアドレスが
デコードされ、選ばれた出力は電源電圧値を出力する。
み出すアドレスをアドレス入力２．３゜１１．１２に加
える。行デコーダ１と列デコーダ１３によりアドレスが
デコードされ、選ばれた出力は電源電圧値を出力する。
なお、その他のデコーダ出力はほぼ接地電位となる。
ここで行デコーダ１によってアドレス人力２゜３を、列
デコーダ１３によってアドレス入力１１゜１２をデコー
ドした結果、行デコード出力４ｂ及び列デコード出力１
４ｂに電源電圧値が出力されたとする。行デコード出力
４ｂが電源電圧値を出力したことによりＭＯＳ）ランジ
スタ１５ｄが導通して、あらかじめＭＯＳ）ランジスタ
ロｂによって電源電圧値に充電されていたビット線５ｂ
の電位を接地電位付近まで下げる。ビット線５ｂの電位
は列デコード出力１４ｂが電源電圧値を出力することに
より導通状態にあるＭＯ３Ｉ−ランジスタフｂを通して
共通ビット線５ｅに伝搬する。共通ビット線５ｅに伝搬
した電圧は論理反転型バッファ９により論理が反転され
、つまり電源電圧値を出力し、情報出力端子１０に論理
“１” （電源電圧値）を出力する。以上は、ＲＯＭの
選択したアドレスの情報が“１”の場合であったが、選
択したアドレスの情報が“０″の場合は以下の動作を行
なう。
デコーダ１３によってアドレス入力１１゜１２をデコー
ドした結果、行デコード出力４ｂ及び列デコード出力１
４ｂに電源電圧値が出力されたとする。行デコード出力
４ｂが電源電圧値を出力したことによりＭＯＳ）ランジ
スタ１５ｄが導通して、あらかじめＭＯＳ）ランジスタ
ロｂによって電源電圧値に充電されていたビット線５ｂ
の電位を接地電位付近まで下げる。ビット線５ｂの電位
は列デコード出力１４ｂが電源電圧値を出力することに
より導通状態にあるＭＯ３Ｉ−ランジスタフｂを通して
共通ビット線５ｅに伝搬する。共通ビット線５ｅに伝搬
した電圧は論理反転型バッファ９により論理が反転され
、つまり電源電圧値を出力し、情報出力端子１０に論理
“１” （電源電圧値）を出力する。以上は、ＲＯＭの
選択したアドレスの情報が“１”の場合であったが、選
択したアドレスの情報が“０″の場合は以下の動作を行
なう。
今、情報を読み出すアドレスをアドレス入力２゜３．１
１．１２に加え、行デコーダ１及び列デコーダ１３によ
りデコードされた結果、行デコード出力４ｂ及び列デコ
ード出力１４Ｃに電源電圧値が出力されたとする。行デ
コード出力４ｂが電源電圧値を出力することによりＭＯ
Ｓ）ランジスタ１５ｄは導通するが、ＭＯＳ）ランジス
タ１５ｄのソース（またはドレイン）はピント線５Ｃに
接続されていないためＭＯＳトランジスタ６ｃによりあ
らかじめ充電されていたビット線５Ｃの電位は変化しな
い。その結果列デコード出力１４ｃに出力されている電
源電圧値により導通しているＭＯＳトランジスタ７Ｃに
よりビット線５Ｃ電位が共通ピント線５ｅに伝搬し、そ
の電圧は論理反転型バッファ９により論理が反転され、
つまり接地電圧に近い値を出力し、情報出力端子１０に
論理“θ″ （はぼ接地電圧値）を出力する。
１．１２に加え、行デコーダ１及び列デコーダ１３によ
りデコードされた結果、行デコード出力４ｂ及び列デコ
ード出力１４Ｃに電源電圧値が出力されたとする。行デ
コード出力４ｂが電源電圧値を出力することによりＭＯ
Ｓ）ランジスタ１５ｄは導通するが、ＭＯＳ）ランジス
タ１５ｄのソース（またはドレイン）はピント線５Ｃに
接続されていないためＭＯＳトランジスタ６ｃによりあ
らかじめ充電されていたビット線５Ｃの電位は変化しな
い。その結果列デコード出力１４ｃに出力されている電
源電圧値により導通しているＭＯＳトランジスタ７Ｃに
よりビット線５Ｃ電位が共通ピント線５ｅに伝搬し、そ
の電圧は論理反転型バッファ９により論理が反転され、
つまり接地電圧に近い値を出力し、情報出力端子１０に
論理“θ″ （はぼ接地電圧値）を出力する。
以上のように行デコーダ１によりデコード出力４ａ〜４
ｄから選ばれた“１”出力と列デコーダ１３により選択
されたＭＯＳトランジスタ７ａ〜７ｄによって共通ビッ
ト線５ｅと導通したビット線５ａ〜５ｄとが交差する位
置にＭＯＳ）ランジスタを置くか置かないかにより情報
の種類を決定する。
ｄから選ばれた“１”出力と列デコーダ１３により選択
されたＭＯＳトランジスタ７ａ〜７ｄによって共通ビッ
ト線５ｅと導通したビット線５ａ〜５ｄとが交差する位
置にＭＯＳ）ランジスタを置くか置かないかにより情報
の種類を決定する。
従来の半導体集積回路装置は以上のように構成されてい
るので、ＲＯＭをゲートアレイに内蔵しようとする場合
、ゲートアレイ内の横構造のトランジスタ列上にはＲＯ
Ｍは実現しにクク、第２図に示す如くゲートアレイチッ
プ１Ｇ上に論理回路領域１８の他にＲＯＭ専用領域１９
を設けなければならないことになる。また内蔵しようと
するＲＯＭの大きさもＲＯＭ専用領域の大きさに制限さ
れ、自由度がなく、また、Ｒ’ ＯＭの大きさがＲＯＭ
専用領域よりも小さい場合、ＲＯＭ専用領域の使用効率
が悪くなるなどの欠点があった。なお第２図中１７はＩ
１０バッファである。
るので、ＲＯＭをゲートアレイに内蔵しようとする場合
、ゲートアレイ内の横構造のトランジスタ列上にはＲＯ
Ｍは実現しにクク、第２図に示す如くゲートアレイチッ
プ１Ｇ上に論理回路領域１８の他にＲＯＭ専用領域１９
を設けなければならないことになる。また内蔵しようと
するＲＯＭの大きさもＲＯＭ専用領域の大きさに制限さ
れ、自由度がなく、また、Ｒ’ ＯＭの大きさがＲＯＭ
専用領域よりも小さい場合、ＲＯＭ専用領域の使用効率
が悪くなるなどの欠点があった。なお第２図中１７はＩ
１０バッファである。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、同一列（又は行）の情報記憶ト
ランジスタと番地選択トランジスタに同一直線上に配列
されたトランジスタを用いてＲＯＭを構成することによ
り、ＲＯＭ専用領域を設けずにＲＯＭを論理回路と混在
させることができ、任意の大きさを持ったＲＯＭをゲー
トアレイに内蔵可能であり、さらにＬＳＩ内のＭＯＳ）
ランジスタの使用効率を改善することのできる半導体集
積回路装置を提供することを目的としている〔発明の実
施例〕 以下この発明の一実施例を図について説明する。
ためになされたもので、同一列（又は行）の情報記憶ト
ランジスタと番地選択トランジスタに同一直線上に配列
されたトランジスタを用いてＲＯＭを構成することによ
り、ＲＯＭ専用領域を設けずにＲＯＭを論理回路と混在
させることができ、任意の大きさを持ったＲＯＭをゲー
トアレイに内蔵可能であり、さらにＬＳＩ内のＭＯＳ）
ランジスタの使用効率を改善することのできる半導体集
積回路装置を提供することを目的としている〔発明の実
施例〕 以下この発明の一実施例を図について説明する。
第３図は本発明の一実施例による半導体集積回路装置を
示す。図において、第２図と同一符号は同一のものを示
す。本実施例装置において、論理回路領域１８は論理素
子と同様、同一列（行）の情報記憶、番地選択トランジ
スタに′横一列に配列されたトランジスタを用いて構成
されたＲＯＭを内蔵しており、第２図に見られるような
ＲＯＭ専用領域１９は必要としない。
示す。図において、第２図と同一符号は同一のものを示
す。本実施例装置において、論理回路領域１８は論理素
子と同様、同一列（行）の情報記憶、番地選択トランジ
スタに′横一列に配列されたトランジスタを用いて構成
されたＲＯＭを内蔵しており、第２図に見られるような
ＲＯＭ専用領域１９は必要としない。
また第４図は、第３図の論理回路領域に設けられるＲＯ
Ｍを示す。但し、このＲＯＭのビット構成は第１図と同
じ＜１６ｘｌビツト構成とする。
Ｍを示す。但し、このＲＯＭのビット構成は第１図と同
じ＜１６ｘｌビツト構成とする。
図において、１５ｉ〜１５１，２０ａ、６ｅはゲートア
レイ内で横一列に配列されたＭＯＳ）ランジスタで、情
報を記憶しているＭＯＳ）ランジスタ１５ｉ〜１５１の
各ソース（またはドレイン）はビット線５ｆに、各ゲー
トは上位（または下位）アドレス２．３を入力とする行
デコーダ１のデコード出力４ａ〜４ｄに接続され、ＭＯ
Ｓ）ランジスク１５ｉ、１５にの各ドレイン（またはソ
ース）は読出す番地を選択するためのＭＯＳＦＥＴ２０
ａのソース（またはドレイン）に接続され、ＭＯＳＦＥ
Ｔ２０ａのドレイン（またはソース）は接地に、ゲート
は下位（または上位）アドレス１１゜１２を入力とする
列デコーダ１３のデコード出力１４ａにそれぞれ接続さ
れている。ＭＯＳ）ランジスタロｅのソース（またはド
レイン）はビット線５ｆに、ゲートとドレイン（または
ソース）は電源端子８に接続されている。ビット線５ｆ
は論理反転型バッファ９の入力に接続され、論理反転型
バッファ９の出力は情報出力端子１０に接続されている
。記憶ブロック２１ａのＭＯＳ）ランジスタ１５１〜１
５１．２０ａは上記の構造を持っているが、他の記憶ブ
ロック２１ｂ〜２１ｄも同様なＭＯＳ）ランジスタの接
続構造を持っている。
レイ内で横一列に配列されたＭＯＳ）ランジスタで、情
報を記憶しているＭＯＳ）ランジスタ１５ｉ〜１５１の
各ソース（またはドレイン）はビット線５ｆに、各ゲー
トは上位（または下位）アドレス２．３を入力とする行
デコーダ１のデコード出力４ａ〜４ｄに接続され、ＭＯ
Ｓ）ランジスク１５ｉ、１５にの各ドレイン（またはソ
ース）は読出す番地を選択するためのＭＯＳＦＥＴ２０
ａのソース（またはドレイン）に接続され、ＭＯＳＦＥ
Ｔ２０ａのドレイン（またはソース）は接地に、ゲート
は下位（または上位）アドレス１１゜１２を入力とする
列デコーダ１３のデコード出力１４ａにそれぞれ接続さ
れている。ＭＯＳ）ランジスタロｅのソース（またはド
レイン）はビット線５ｆに、ゲートとドレイン（または
ソース）は電源端子８に接続されている。ビット線５ｆ
は論理反転型バッファ９の入力に接続され、論理反転型
バッファ９の出力は情報出力端子１０に接続されている
。記憶ブロック２１ａのＭＯＳ）ランジスタ１５１〜１
５１．２０ａは上記の構造を持っているが、他の記憶ブ
ロック２１ｂ〜２１ｄも同様なＭＯＳ）ランジスタの接
続構造を持っている。
記憶ブロック２１ｂ〜２１ｄは各々行デコード出力４ａ
〜４ｄとビット線５ｆに記憶ブロック２１ａと同様に接
続されている。また、列デコード出力１４ａが記憶ブロ
ック２１ａ内のＭＯＳ）ランジスタ２０ａのゲートに接
続されているように列デコード出力１４ｂ〜１４ｄはそ
れぞれ記憶ブロック２１ｂ〜２１ｄ内のＭＯＳ）ランジ
スタのゲートに接続されている。そして以上の記憶ブロ
ック２１ａ〜２１ｄとＭＯ３Ｉ−ランジスタロｅおよび
論理反転型バッファ９を横方向に結合してＲＯＭ主体２
２が構成されている。
〜４ｄとビット線５ｆに記憶ブロック２１ａと同様に接
続されている。また、列デコード出力１４ａが記憶ブロ
ック２１ａ内のＭＯＳ）ランジスタ２０ａのゲートに接
続されているように列デコード出力１４ｂ〜１４ｄはそ
れぞれ記憶ブロック２１ｂ〜２１ｄ内のＭＯＳ）ランジ
スタのゲートに接続されている。そして以上の記憶ブロ
ック２１ａ〜２１ｄとＭＯ３Ｉ−ランジスタロｅおよび
論理反転型バッファ９を横方向に結合してＲＯＭ主体２
２が構成されている。
次に動作について説明する。ＲＯＭの全アドレスに対し
てあらかじめ必要とする情報が設定されているとする。
てあらかじめ必要とする情報が設定されているとする。
今、第４図において行デコーダ１によって上位（または
下位）アドレス人力２，３を、列デコーダ１３によって
下位（または上位）アドレス入力１１．１２をデコード
した結果、行デコード出力４ａ及び列デコード出力１４
ａに電源電圧値が出力されたとする。行デコード出力４
ａと列デコード出力１４ａが電源電圧値を出力したこと
によりＭＯＳ）ランジスタ１５ｉ、２０ａが導通してあ
らかじめＭＯＳ）ランジスタロｅにより電源電圧値に充
電されていたビット線５ｆの電位を接地電位付近まで下
げる。ビット線５ｆの電圧は論理反転型バッファ９によ
り論理が反転され、つまり電源電圧値を出力し、情報出
力端子１０に論理“１”（電源電圧値）を出力する。以
上はＲＯＭの選択したアドレスの情報が“１”の場合で
あったが、選択したアドレスの情報が“０”の場合は以
下の動作を行なう。
下位）アドレス人力２，３を、列デコーダ１３によって
下位（または上位）アドレス入力１１．１２をデコード
した結果、行デコード出力４ａ及び列デコード出力１４
ａに電源電圧値が出力されたとする。行デコード出力４
ａと列デコード出力１４ａが電源電圧値を出力したこと
によりＭＯＳ）ランジスタ１５ｉ、２０ａが導通してあ
らかじめＭＯＳ）ランジスタロｅにより電源電圧値に充
電されていたビット線５ｆの電位を接地電位付近まで下
げる。ビット線５ｆの電圧は論理反転型バッファ９によ
り論理が反転され、つまり電源電圧値を出力し、情報出
力端子１０に論理“１”（電源電圧値）を出力する。以
上はＲＯＭの選択したアドレスの情報が“１”の場合で
あったが、選択したアドレスの情報が“０”の場合は以
下の動作を行なう。
今、情報を読み出すアドレスをアドレス入力２゜３．１
１．１２に加え、行デコーダ１及び列デコーダ１３によ
りデコードされた結果、行デコード出力４ｂ及び列デコ
ード出力１４ａに電源電圧値が出力されたとする。デコ
ード出力４ｂ、１４ａが電源電圧値を出力することによ
りＭＯＳ）ランジスタ１５ｊ、２０ａは導通するが、Ｍ
ＯＳ）ランジスタ１５ｊのドレイン（またはソース）は
ＭＯＳトランジスタ２０ａのソース（またはドレイン）
には接続されていないためＭＯＳ）ランジスクロｅによ
り電源電圧値にまで充電されているビット線５ｆ電位は
変化せず、その電位は論理反転型バッファ９により論理
が反転され、つまり接地電圧に近い値を出力し、情報出
力端子１０に論理“Ｏ” （はぼ接地電圧値）を出力す
る。
１．１２に加え、行デコーダ１及び列デコーダ１３によ
りデコードされた結果、行デコード出力４ｂ及び列デコ
ード出力１４ａに電源電圧値が出力されたとする。デコ
ード出力４ｂ、１４ａが電源電圧値を出力することによ
りＭＯＳ）ランジスタ１５ｊ、２０ａは導通するが、Ｍ
ＯＳ）ランジスタ１５ｊのドレイン（またはソース）は
ＭＯＳトランジスタ２０ａのソース（またはドレイン）
には接続されていないためＭＯＳ）ランジスクロｅによ
り電源電圧値にまで充電されているビット線５ｆ電位は
変化せず、その電位は論理反転型バッファ９により論理
が反転され、つまり接地電圧に近い値を出力し、情報出
力端子１０に論理“Ｏ” （はぼ接地電圧値）を出力す
る。
以上のように行デコード出力４ａ〜４ｄがゲートに接続
されている記憶ブロック２１８〜２１ｄ内のＭＯＳ）ラ
ンジスタのドレイン（またはソース）が、列デコード出
力１４ａ−１４ｄにゲートが接続されている同じ記憶ブ
ロック２１８〜２−１ｄ内のＭＯＳトランジスタのソー
ス（またはドレイン）に接続されているかいないかによ
り記憶する情報の＆ｉ頬を選択する。
されている記憶ブロック２１８〜２１ｄ内のＭＯＳ）ラ
ンジスタのドレイン（またはソース）が、列デコード出
力１４ａ−１４ｄにゲートが接続されている同じ記憶ブ
ロック２１８〜２−１ｄ内のＭＯＳトランジスタのソー
ス（またはドレイン）に接続されているかいないかによ
り記憶する情報の＆ｉ頬を選択する。
このように、本実施例では同一列（又は行）の情報記憶
、番地選択トランジスタにゲートアレイ内で横一列に配
列されているトランジスタを用いてＲＯＭを構成するよ
うにしたので、ゲートアレイ内にＲＯＭ専用領域を設け
る必要がなく、任意の大きさのＲＯＭを効率よくゲート
アレイ内に形成できる効果がある。
、番地選択トランジスタにゲートアレイ内で横一列に配
列されているトランジスタを用いてＲＯＭを構成するよ
うにしたので、ゲートアレイ内にＲＯＭ専用領域を設け
る必要がなく、任意の大きさのＲＯＭを効率よくゲート
アレイ内に形成できる効果がある。
さらに、記憶ブロックの数及び記憶ブロック内のＭＯＳ
）ランジスタの数を行アドレス及び列アドレスと共に増
減させることにより、ゲートアレイ内に任意の大きさの
ＲＯＭを実現可能である。
）ランジスタの数を行アドレス及び列アドレスと共に増
減させることにより、ゲートアレイ内に任意の大きさの
ＲＯＭを実現可能である。
なお、上記実施例では第５図の如く記憶情報の区別をＭ
Ｏ３Ｉ−ランジスク１５ ｉ−１５１のソース（または
ドレイン）をＭＯ３Ｉ−ランジスタ２０ａのソース（ま
たはドレイン）に接続するか否かにより行っていたが、
記憶情報の区別を第６図の如＜ＭＯ３Ｉ−ランジスタ１
５ｉ〜１５１のゲートを行デコード出力４ａ〜４ｄに接
続するが、接地に接続するかにより行ってもよい。
Ｏ３Ｉ−ランジスク１５ ｉ−１５１のソース（または
ドレイン）をＭＯ３Ｉ−ランジスタ２０ａのソース（ま
たはドレイン）に接続するか否かにより行っていたが、
記憶情報の区別を第６図の如＜ＭＯ３Ｉ−ランジスタ１
５ｉ〜１５１のゲートを行デコード出力４ａ〜４ｄに接
続するが、接地に接続するかにより行ってもよい。
また上記実施例ではＲＯＭを横一列に配列されたトラン
ジスタ全部を用いて構成したが、該横一列のトランジス
タの一部のトランジスタにより構成してもよい。また横
一列のトランジスタだけでは足らない場合は複数列のト
ランジスタを用いてＲＯＭを構成してもよい。
ジスタ全部を用いて構成したが、該横一列のトランジス
タの一部のトランジスタにより構成してもよい。また横
一列のトランジスタだけでは足らない場合は複数列のト
ランジスタを用いてＲＯＭを構成してもよい。
また、上記実施例ではＮチャンネルＭＯＳゲートアレイ
に適用した例について説明したが、相補型ＭＯＳゲート
アレイに適用してもよく、上記実施例と同様の効果を奏
する。
に適用した例について説明したが、相補型ＭＯＳゲート
アレイに適用してもよく、上記実施例と同様の効果を奏
する。
以上のように、この発明に係る半導体集積回路装置によ
れば、ＲＯＭをゲートアレイに内蔵する場合、同一列（
又は行）の情報記憶トランジスタと番地選択トランジス
タにゲートアレイ内の同一直線上に配列されたＭＯ５Ｉ
−ランジスタを用いてＲＯＭを構成するようにしたので
、ゲートアレイ内に容易にＲＯＭを実現でき、ＲＯＭ専
用領域を設ける必要はなく、論理素子と混在でき、ＬＳ
Ｉの高い使用効率、高集積化の達成が可能である。
れば、ＲＯＭをゲートアレイに内蔵する場合、同一列（
又は行）の情報記憶トランジスタと番地選択トランジス
タにゲートアレイ内の同一直線上に配列されたＭＯ５Ｉ
−ランジスタを用いてＲＯＭを構成するようにしたので
、ゲートアレイ内に容易にＲＯＭを実現でき、ＲＯＭ専
用領域を設ける必要はなく、論理素子と混在でき、ＬＳ
Ｉの高い使用効率、高集積化の達成が可能である。
第１図は従来のＲＯＭの回路構成図、第２図はＲＯＭ専
用領域を設けたゲートアレイの構成図、第３図はこの発
明の一実施例による半導体集積回路装置の構成図、第４
図は第３図の装置内に形成されるＲＯＭの一例を示す回
路図、第５図は第４図の一部を抜粋した回路図、第６図
は第３図の装置内に形成されるＲＯＭの他の一例を示す
回路図である。 ｌ・・・行デコーダ、２，３・・・行アドレス入力、４
ａ〜４ｄ・・・行デコード出力、５ａ〜５ｄ・・・ビッ
ト線、５ｅ・・・共通ピント線、６ａ〜６ｇ、７ａ〜７
ｄ、１５ ａ 〜１５１． ２０ ａ・−Ｎチャンネ／
ｌ、ＭＯＳトランジスタ、８・・・電源端子、９・・・
論理反転型バッファ、１０・・・情報出力端子、１１．
１２・・・列アドレス入力、１３・・・列デコーダ、１
４ａ〜１４ｄ・・・列デコード出力、１６・・・ゲート
アレイチップ１７・・・Ｉ１０バッファ、１８・・・論
理回路領域、１９・・・ＲＯＭ専用領域、２１ａ〜２１
ｄ・・・記憶ブロック、２２・・・ＲＯＭ主体。 なお図中、同一符号は同−又は相当部分を示す代理人
大岩増雄 第１図 第２図 第３図 第５図 第６図
用領域を設けたゲートアレイの構成図、第３図はこの発
明の一実施例による半導体集積回路装置の構成図、第４
図は第３図の装置内に形成されるＲＯＭの一例を示す回
路図、第５図は第４図の一部を抜粋した回路図、第６図
は第３図の装置内に形成されるＲＯＭの他の一例を示す
回路図である。 ｌ・・・行デコーダ、２，３・・・行アドレス入力、４
ａ〜４ｄ・・・行デコード出力、５ａ〜５ｄ・・・ビッ
ト線、５ｅ・・・共通ピント線、６ａ〜６ｇ、７ａ〜７
ｄ、１５ ａ 〜１５１． ２０ ａ・−Ｎチャンネ／
ｌ、ＭＯＳトランジスタ、８・・・電源端子、９・・・
論理反転型バッファ、１０・・・情報出力端子、１１．
１２・・・列アドレス入力、１３・・・列デコーダ、１
４ａ〜１４ｄ・・・列デコード出力、１６・・・ゲート
アレイチップ１７・・・Ｉ１０バッファ、１８・・・論
理回路領域、１９・・・ＲＯＭ専用領域、２１ａ〜２１
ｄ・・・記憶ブロック、２２・・・ＲＯＭ主体。 なお図中、同一符号は同−又は相当部分を示す代理人
大岩増雄 第１図 第２図 第３図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 （１１ＭＯ３）ランジスタにより構成されたＲＯＭを含
む半導体集積回路装置において、上記ＲＯＭの同じ列（
又は行）の情報記憶トランジスタとことを特徴とする半
導体集積回路装置。 （２）その全体が同一導電型ＭＯ３）ランジスタからな
るＭＯＳゲートアレイＬＳＩであることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099831A JPS60242595A (ja) | 1984-05-16 | 1984-05-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099831A JPS60242595A (ja) | 1984-05-16 | 1984-05-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242595A true JPS60242595A (ja) | 1985-12-02 |
| JPH0322000B2 JPH0322000B2 (ja) | 1991-03-25 |
Family
ID=14257757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59099831A Granted JPS60242595A (ja) | 1984-05-16 | 1984-05-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242595A (ja) |
-
1984
- 1984-05-16 JP JP59099831A patent/JPS60242595A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322000B2 (ja) | 1991-03-25 |
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