JPS60242671A - ヘテロ接合バイポ−ラトランジスタ - Google Patents
ヘテロ接合バイポ−ラトランジスタInfo
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- JPS60242671A JPS60242671A JP59098091A JP9809184A JPS60242671A JP S60242671 A JPS60242671 A JP S60242671A JP 59098091 A JP59098091 A JP 59098091A JP 9809184 A JP9809184 A JP 9809184A JP S60242671 A JPS60242671 A JP S60242671A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
- H10D10/881—Resonant tunnelling transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
- H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
- H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
- H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
- H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベース抵抗がきわめて小さく、超高速動作す
るヘテロ接合バイポーラトランジスタに関するものであ
る。
るヘテロ接合バイポーラトランジスタに関するものであ
る。
従来のへテロ接合バイポーラトランジスタは、第４図に
示すように、ｎ型ＡＡ！ＧａＡ３などの禁制帯幅の大き
いエミッタ領域１とＰ −ＧａＡｓなどのベース領域２
とｎ−ＧａＡｓなどのコレクタ領域３から構成されてい
た。エミッタ領域１の禁制帯幅が大きイタメ、ベース領
域２の正孔のエミッタ側への注入量をきわめて小さくす
ることができ、ベース領域２の正孔濃度ｉ１０”ａｍ−
↑程度に太きくしても十分な電流利得が得られる特徴を
有していた。一方ベース領域２の正孔濃度が大きくなる
と、それにつれて正孔移動度は不純物散乱の影響で小さ
くなシ、正孔濃度×正孔移動度から決まるベース抵抗の
低減が制限される欠点を有していた。
示すように、ｎ型ＡＡ！ＧａＡ３などの禁制帯幅の大き
いエミッタ領域１とＰ −ＧａＡｓなどのベース領域２
とｎ−ＧａＡｓなどのコレクタ領域３から構成されてい
た。エミッタ領域１の禁制帯幅が大きイタメ、ベース領
域２の正孔のエミッタ側への注入量をきわめて小さくす
ることができ、ベース領域２の正孔濃度ｉ１０”ａｍ−
↑程度に太きくしても十分な電流利得が得られる特徴を
有していた。一方ベース領域２の正孔濃度が大きくなる
と、それにつれて正孔移動度は不純物散乱の影響で小さ
くなシ、正孔濃度×正孔移動度から決まるベース抵抗の
低減が制限される欠点を有していた。
本発明は、従来のへテロ接合バイポーラトランジスタに
おける上記ベース抵抗の低減が制限されるという問題点
を解決する。
おける上記ベース抵抗の低減が制限されるという問題点
を解決する。
本発明は、高ドープＵた禁制帯幅の大きい半導体と意識
的にドープしない半導体を交互に重ねた変調ドープした
半導体層をベース領域に用いることによシ、高移動度を
維持した状態で高濃度のべ、−ス領舅を実現し、従来の
ものよシきわめて低抵抗のベース領域金得るものである
。従って従来のものよシ超高速動作するヘテロ接合バイ
ポーラトランジスタが実現できる。
的にドープしない半導体を交互に重ねた変調ドープした
半導体層をベース領域に用いることによシ、高移動度を
維持した状態で高濃度のべ、−ス領舅を実現し、従来の
ものよシきわめて低抵抗のベース領域金得るものである
。従って従来のものよシ超高速動作するヘテロ接合バイ
ポーラトランジスタが実現できる。
以下に本発明について、具体的に説明するために実施例
を示す。
を示す。
〔実施例〕
第３図は本発明の実施例の要部であって、４はＰ型ＡＪ
ｘ、Ｇａｔ−ｘｌＡｓなどの大きい禁制帯幅を有する半
導体、５は低不純物濃度のＰ型ＧａＡ、 、 ６は高不
純物濃度のＰ型Ａｌｘ２Ｇａ ｚ−ｘ２ＡｓでＳ、ａ、
７は５と６の多層構成の領域、８はｎ型ＧａＡｓである
。本実施例では、４はエミッタ領域であり、Ｘｌ）０．
３が有効でアシ、−例としてｘｌ＝ｏ、ａｓとした。エ
ミッタ領域４０層の不純物濃度はエミッタ注入効率を上
げるためある程度高い方が良く、ここでは、１−１−１
ＯＸ１０ のＳよ−ドープを用いた。５０層は意識的に
ドープしない層、６の層はＸｓ ＞ Ｌ ＞ ０の条件
が必要でおシ、４の層よシも禁制帯幅を小さくする必要
があ夛、ここでは’）Ｃ２＝ ０．２とし、不純物濃度
は０．５〜５ Ｘ １０１９層ｍ−”のＢｅ−ドープを
用いた。この５と６の多層構成の７の領域がベース領域
として動作する。８の領域はコレクタ領域に相当し１〜
５０ Ｘ 工０ ”ｅｍ−８のｎ型ＧａＡＢを用いた。
ｘ、Ｇａｔ−ｘｌＡｓなどの大きい禁制帯幅を有する半
導体、５は低不純物濃度のＰ型ＧａＡ、 、 ６は高不
純物濃度のＰ型Ａｌｘ２Ｇａ ｚ−ｘ２ＡｓでＳ、ａ、
７は５と６の多層構成の領域、８はｎ型ＧａＡｓである
。本実施例では、４はエミッタ領域であり、Ｘｌ）０．
３が有効でアシ、−例としてｘｌ＝ｏ、ａｓとした。エ
ミッタ領域４０層の不純物濃度はエミッタ注入効率を上
げるためある程度高い方が良く、ここでは、１−１−１
ＯＸ１０ のＳよ−ドープを用いた。５０層は意識的に
ドープしない層、６の層はＸｓ ＞ Ｌ ＞ ０の条件
が必要でおシ、４の層よシも禁制帯幅を小さくする必要
があ夛、ここでは’）Ｃ２＝ ０．２とし、不純物濃度
は０．５〜５ Ｘ １０１９層ｍ−”のＢｅ−ドープを
用いた。この５と６の多層構成の７の領域がベース領域
として動作する。８の領域はコレクタ領域に相当し１〜
５０ Ｘ 工０ ”ｅｍ−８のｎ型ＧａＡＢを用いた。
本実施例の構造のエネルギバンド図を第１図に示す。ベ
ース領域７のＰ” −Ａ７！ｘ２Ｇａ１−Ｘ２Ａｓ ／
Ｐ−ＧａＡｓの価電子帯のエネルギバンドは図示のごと
くである。Ｐ” −ＡＡ’ｘ、Ｇａｔ−ｘ２Ａｓ ６内
のアクセプタ準位Ａからホールが放出されてＰ −Ｇａ
Ａｓ Ｓ内に蓄積され、ポールＨは低不純物濃度のＰ
−ＧａＡ８５内を伝帳するので図面に縦方向のホールＨ
による移動度が従来のＰ＋−ＣａＡｓの移動度よ多数倍
大きくなシ、ベース抵抗の低減に効果的である。一方、
エミッタから注入される電子Ｅは、図示のごとく、エネ
ルギの高い所から注入されることになるので、伝導帯の
凸凹に影響されることは少ない。
ース領域７のＰ” −Ａ７！ｘ２Ｇａ１−Ｘ２Ａｓ ／
Ｐ−ＧａＡｓの価電子帯のエネルギバンドは図示のごと
くである。Ｐ” −ＡＡ’ｘ、Ｇａｔ−ｘ２Ａｓ ６内
のアクセプタ準位Ａからホールが放出されてＰ −Ｇａ
Ａｓ Ｓ内に蓄積され、ポールＨは低不純物濃度のＰ
−ＧａＡ８５内を伝帳するので図面に縦方向のホールＨ
による移動度が従来のＰ＋−ＣａＡｓの移動度よ多数倍
大きくなシ、ベース抵抗の低減に効果的である。一方、
エミッタから注入される電子Ｅは、図示のごとく、エネ
ルギの高い所から注入されることになるので、伝導帯の
凸凹に影響されることは少ない。
本発明のような変調ドープしたベース領域の正孔の移動
度は３００Ｋにおいて４００ ａｍ”／’Ｖ’ｓｅｃ以
上、７７Ｋにおいて６０００ ａｍ”／Ｖ’ｓｅｃが得
られる。従来の１０”ａｍ−’程度のＰ型Ｇ’ａＡｓベ
ースでは正孔の移動度は３００ Ｋにおいて約１００〜
２００Ｃｍ／ｖ−８ｅＣ５７７Ｋにおいても１０００
ａｍ”／ Ｖ・ｓｅｃ 以下でお９〜変調ドープベース
領域を用いることによ）約５倍のベース抵抗の低減が達
成できる。
度は３００Ｋにおいて４００ ａｍ”／’Ｖ’ｓｅｃ以
上、７７Ｋにおいて６０００ ａｍ”／Ｖ’ｓｅｃが得
られる。従来の１０”ａｍ−’程度のＰ型Ｇ’ａＡｓベ
ースでは正孔の移動度は３００ Ｋにおいて約１００〜
２００Ｃｍ／ｖ−８ｅＣ５７７Ｋにおいても１０００
ａｍ”／ Ｖ・ｓｅｃ 以下でお９〜変調ドープベース
領域を用いることによ）約５倍のベース抵抗の低減が達
成できる。
一般にバイポーラトランジスタのスイッチ時間ｔはベー
ス抵抗ｒｂとベースコレクタ間容量ＣＢＣの積に比例す
る。従ってｒｂがに倍に軽減された本発明のへテロ接合
バイポーラトランジスタは従来のものより５倍の高速動
作が達成できる。
ス抵抗ｒｂとベースコレクタ間容量ＣＢＣの積に比例す
る。従ってｒｂがに倍に軽減された本発明のへテロ接合
バイポーラトランジスタは従来のものより５倍の高速動
作が達成できる。
一方、本発明のへテロ接合パイボーラトランジため、第
１図のように不連続で凸凹した形状となる。この場合エ
ミッタ４からベース７へ注入された電子が伝導体の不連
続な部分で反射され電子速度が低減される可能性がある
。ところが、Ｐ型ＧａＡ３５とＡ’Ｘ２Ｇａｌ−Ｘ２Ａ
Ｂ ６の各々の厚さを１０〜５０Ａにすれば、超格子構
造に基づく連続的な伝導帯が形成され、電子速度が減速
されることのない構成が実現できる。他方、各層の厚さ
をこのように薄くした場合には、前述のベース抵抗の低
減の効果が少なくなる場合が生じ易い。従ってベース領
域の多層構造は、エミッタからペースへ注入された電子
速度を速いまま維持し、かつベース抵抗を低減させるた
めの最適構造が存在する。
１図のように不連続で凸凹した形状となる。この場合エ
ミッタ４からベース７へ注入された電子が伝導体の不連
続な部分で反射され電子速度が低減される可能性がある
。ところが、Ｐ型ＧａＡ３５とＡ’Ｘ２Ｇａｌ−Ｘ２Ａ
Ｂ ６の各々の厚さを１０〜５０Ａにすれば、超格子構
造に基づく連続的な伝導帯が形成され、電子速度が減速
されることのない構成が実現できる。他方、各層の厚さ
をこのように薄くした場合には、前述のベース抵抗の低
減の効果が少なくなる場合が生じ易い。従ってベース領
域の多層構造は、エミッタからペースへ注入された電子
速度を速いまま維持し、かつベース抵抗を低減させるた
めの最適構造が存在する。
本発明の構造を詳細に検討した結果、第３図において４
のＮ−ＡＡ’ｘ、Ｇａｔ−ｘｌＡｓとしてＸ１≧０．３
．５のＰ型ＧａＡｓの厚さｄｌを１０ （ｄｌ＜ａｏｏ
Ｘ、 ６のＰ型ＡＪｘ２Ｇａｔ−ｘｌＡｓとして０．１
≦Ｘ２≦０．３、その厚さｄ２を１０ ＜ｄａ （ａｏ
ｏ Ａ 、Ｐ型不純物濃度を０．５〜５Ｘ１０ｃｍ と
した場合に低いベース抵抗でかつ１００以上の高い電流
増幅率のへテロ接合バイポーラトランジスタが実現でき
た。
のＮ−ＡＡ’ｘ、Ｇａｔ−ｘｌＡｓとしてＸ１≧０．３
．５のＰ型ＧａＡｓの厚さｄｌを１０ （ｄｌ＜ａｏｏ
Ｘ、 ６のＰ型ＡＪｘ２Ｇａｔ−ｘｌＡｓとして０．１
≦Ｘ２≦０．３、その厚さｄ２を１０ ＜ｄａ （ａｏ
ｏ Ａ 、Ｐ型不純物濃度を０．５〜５Ｘ１０ｃｍ と
した場合に低いベース抵抗でかつ１００以上の高い電流
増幅率のへテロ接合バイポーラトランジスタが実現でき
た。
本発明の主旨の範囲内において、４，５，６，８の各層
をＩｎＧａＡｓ、 ＩｎＡＪＡＢ、 ＩｎＧａＡｓＰ、
ＩｎＰ 等地の化合物半導体で構成することも当然可
能である。
をＩｎＧａＡｓ、 ＩｎＡＪＡＢ、 ＩｎＧａＡｓＰ、
ＩｎＰ 等地の化合物半導体で構成することも当然可
能である。
本発明の構造の最も基本となる領域を第１図と第３図の
実施例によシ説明したが、実際に電圧。
実施例によシ説明したが、実際に電圧。
電流を印加して動作させる時は、第２図のととく４のエ
ミッタ領域の上に１”ＧａＡｓ層４′を設けその上にＡ
ｕＧｅ／Ｎｉ等のオーミック電極４′を付追してエミッ
タ電極を構成し、ベース７のベース電極は、ベース７の
５の領域までエミッタ４の一部の領域に窓開けして、そ
の部分にＣｒ／Ａｕ等のオーミック電極７′を付加し、
コレクタ電極としては、８のｎ−ＧａＡｓ領域まで、４
，７の領域の一部に窓開けして、その部分にｊ、、ｕＧ
ｅ／Ｎｉ等のオーミック電極８′を付加して、それぞれ
４’、 ７’ 、 ８’をエミッタ、ベース。
ミッタ領域の上に１”ＧａＡｓ層４′を設けその上にＡ
ｕＧｅ／Ｎｉ等のオーミック電極４′を付追してエミッ
タ電極を構成し、ベース７のベース電極は、ベース７の
５の領域までエミッタ４の一部の領域に窓開けして、そ
の部分にＣｒ／Ａｕ等のオーミック電極７′を付加し、
コレクタ電極としては、８のｎ−ＧａＡｓ領域まで、４
，７の領域の一部に窓開けして、その部分にｊ、、ｕＧ
ｅ／Ｎｉ等のオーミック電極８′を付加して、それぞれ
４’、 ７’ 、 ８’をエミッタ、ベース。
コレクタ端子として電源を接続して利用するものである
。なお、９は半絶縁性のＧａＡｓ基板である。
。なお、９は半絶縁性のＧａＡｓ基板である。
また、ペース電極の低抵抗化のためには、Ｃｒ／Ａｕを
付着する前にその部分にＰ型の不純物たとえばＢｅ等を
イオン注入することなども有効な手段である。これらの
本発明の基本構成部分に付属する部分は、従来のへテロ
接合バイポーラトランジスタですでに一般的に利用され
ている技術であるので、ここでの詳しい説明は省略する
。
付着する前にその部分にＰ型の不純物たとえばＢｅ等を
イオン注入することなども有効な手段である。これらの
本発明の基本構成部分に付属する部分は、従来のへテロ
接合バイポーラトランジスタですでに一般的に利用され
ている技術であるので、ここでの詳しい説明は省略する
。
以上、本発明によれば、従来のへヴロ接合ノくイボーラ
トランジスタのベース抵抗の低減の限界以上にベース抵
抗を低くできるから、従来にない超高速トランジスタが
実現でき、レコ秒（１０１２秒）／ゲート領域の論理Ｉ
Ｃや記憶ＩＣ，また１０ＧＨｚ以上の増幅器や発振器の
構成要素として広範囲な応用分野がある。
トランジスタのベース抵抗の低減の限界以上にベース抵
抗を低くできるから、従来にない超高速トランジスタが
実現でき、レコ秒（１０１２秒）／ゲート領域の論理Ｉ
Ｃや記憶ＩＣ，また１０ＧＨｚ以上の増幅器や発振器の
構成要素として広範囲な応用分野がある。
第１図は本発明のへテロ接合バイポーラトランジスタの
実施例のバンドギャップ図、 第２図は本発明のへテロ接合パイボーラド／ヲ゛／ジメ
タの実施例の断面図、 第３図は本発明のへテロ接合ノくイボーラトランジスタ
の実施例の要部断面図、 第４図は従来のへテロ接合ノくイボーラトランジスタの
断面図。 （主な符号） １− Ｎ −ＡｌＧａＡｓ （エミッタ領域）、２・・
４’−ＧａＡｓ（ペース領域）、 ａ −ｎ −ＧａＡ
ｓ （コレクタ領域）、４ ・＝ Ｎ −ｋｌｘｌＧａ
ｌ−ＸＩＡＳ （エミッタ領域）、５− Ｐ−ＧａＡｓ
ｓ ６− Ｐ−Ａ７！ｘ２Ｇａｔ−ｘ２Ａａ ％ ７
−ペース領域、８・・・ｎ−ＧａＡｓ（コレクタ領域）
、９・・・半絶縁性ＧａＡｓ基板。 特許出願人 日本電信電話公社 代理人弁理士 玉 蟲 久 五 部（外２名）第 １
図 第２図 、 ｒｒ
実施例のバンドギャップ図、 第２図は本発明のへテロ接合パイボーラド／ヲ゛／ジメ
タの実施例の断面図、 第３図は本発明のへテロ接合ノくイボーラトランジスタ
の実施例の要部断面図、 第４図は従来のへテロ接合ノくイボーラトランジスタの
断面図。 （主な符号） １− Ｎ −ＡｌＧａＡｓ （エミッタ領域）、２・・
４’−ＧａＡｓ（ペース領域）、 ａ −ｎ −ＧａＡ
ｓ （コレクタ領域）、４ ・＝ Ｎ −ｋｌｘｌＧａ
ｌ−ＸＩＡＳ （エミッタ領域）、５− Ｐ−ＧａＡｓ
ｓ ６− Ｐ−Ａ７！ｘ２Ｇａｔ−ｘ２Ａａ ％ ７
−ペース領域、８・・・ｎ−ＧａＡｓ（コレクタ領域）
、９・・・半絶縁性ＧａＡｓ基板。 特許出願人 日本電信電話公社 代理人弁理士 玉 蟲 久 五 部（外２名）第 １
図 第２図 、 ｒｒ
Claims (2)
- （１） 低不純物濃度の第１の半導体からなる第１の半
導体層と高不純゛物濃度で第１の半導体より大きい禁制
帯幅を有する第２の半導体からなる第２の半導体層をそ
れぞれ少なくとも１層以上有する半導体層全ベース領域
とし、エミッタ領域丘第２の半導体よりもさらに大きな
禁制帯幅を有し、第２０半導体の伝導型と反対の伝導型
である第３の半導体からなる第３の半導体層とすること
ｅ＊徴とするヘテロ接合バイポーラトランジスタ。 - （２） 前記第１の半導体を不純物ドープしないＰ型Ｇ
ａＡｓ 、第２の半導体ｆ ０．５〜５ Ｘ １０１１
０ｌ９” のＰ型不純物をドープしたＡＡｘ２Ｇａ＋−
ｘ２Ａｓ （０，３≧Ｘ２≧０．１）、第３の半導体を
ｎ型のＡＪｘＩＧａｚ−ｘＩＡｓ（Ｘｌ＞０．３） と
し、第１．第２の半導体層の厚さを１０Ａ以上３００八
以下とすることを特徴とする特許請求の範囲第１項記載
のへテロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098091A JPS60242671A (ja) | 1984-05-16 | 1984-05-16 | ヘテロ接合バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098091A JPS60242671A (ja) | 1984-05-16 | 1984-05-16 | ヘテロ接合バイポ−ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242671A true JPS60242671A (ja) | 1985-12-02 |
| JPH0543178B2 JPH0543178B2 (ja) | 1993-06-30 |
Family
ID=14210668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098091A Granted JPS60242671A (ja) | 1984-05-16 | 1984-05-16 | ヘテロ接合バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242671A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260064A (ja) * | 1986-08-01 | 1988-10-27 | テキサス インスツルメンツ インコ−ポレイテツド | ３次元バイポ−ラウェ−ハ及び工程 |
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|---|---|---|---|---|
| JPS58114455A (ja) * | 1981-12-28 | 1983-07-07 | Nec Corp | 半導体装置 |
-
1984
- 1984-05-16 JP JP59098091A patent/JPS60242671A/ja active Granted
Patent Citations (1)
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| US8754445B2 (en) | 2011-01-24 | 2014-06-17 | Ntt Electronics Corporation | Semiconductor device |
| CN103403848B (zh) * | 2011-01-24 | 2016-02-24 | Ntt电子股份有限公司 | 半导体器件 |
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| Publication number | Publication date |
|---|---|
| JPH0543178B2 (ja) | 1993-06-30 |
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