JPS60243721A - プラグインユニツトシステム - Google Patents
プラグインユニツトシステムInfo
- Publication number
- JPS60243721A JPS60243721A JP59097560A JP9756084A JPS60243721A JP S60243721 A JPS60243721 A JP S60243721A JP 59097560 A JP59097560 A JP 59097560A JP 9756084 A JP9756084 A JP 9756084A JP S60243721 A JPS60243721 A JP S60243721A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- maintenance
- connector
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
1品88め履ナス鈷傷ム野)
この発明は?II′Ikのプラグインユニットで構成さ
れるプラグインユニットシステム、特に数個々のユニッ
トをシステムがオンラインの状態で挿脱して保守または
点検等を行なうことが可能なプラグインユニットシステ
ムに関する。
れるプラグインユニットシステム、特に数個々のユニッ
トをシステムがオンラインの状態で挿脱して保守または
点検等を行なうことが可能なプラグインユニットシステ
ムに関する。
一般に、この種のシステムとしては、例えば第3図に示
される如きプルセス制御システムが考えられる。なお、
第3図は一般的なプラグインユニットシステムの1例を
示すブロック図である。同図において、1はシステムバ
ス、2は該バスの制御を行なうバス制御ユニット(BS
C)、3は中央処理ユニット(CPU)、4はメモリユ
ニット(M)、5はディジタル入カユニツ)(Di)、
6はアナログ入カニニット(Ai)、7はディジタル出
カニニット(Do)、8はアナログ出カニエツト(Ao
)、9社上記各ユニットに電源を供給する電源供給ユニ
ット(pow)である。ユニット2〜8は夫々プラグイ
ン機構を有しており、該機構によってシステムバス1に
着贈、自在となっていふ。
される如きプルセス制御システムが考えられる。なお、
第3図は一般的なプラグインユニットシステムの1例を
示すブロック図である。同図において、1はシステムバ
ス、2は該バスの制御を行なうバス制御ユニット(BS
C)、3は中央処理ユニット(CPU)、4はメモリユ
ニット(M)、5はディジタル入カユニツ)(Di)、
6はアナログ入カニニット(Ai)、7はディジタル出
カニニット(Do)、8はアナログ出カニエツト(Ao
)、9社上記各ユニットに電源を供給する電源供給ユニ
ット(pow)である。ユニット2〜8は夫々プラグイ
ン機構を有しており、該機構によってシステムバス1に
着贈、自在となっていふ。
したがって、プラントまたはプロセス側からの情報線、
接点51または発信器61等からそれぞれディジタル入
カニエツト5、アナログ入カニニット6に入力されるの
で、これらの情報はシステムバス1を介して中央処理ユ
ニット(CPU)3に読みとられる(入力処理と呼ぶ。
接点51または発信器61等からそれぞれディジタル入
カニエツト5、アナログ入カニニット6に入力されるの
で、これらの情報はシステムバス1を介して中央処理ユ
ニット(CPU)3に読みとられる(入力処理と呼ぶ。
)。CPU3では、メモリ4に格納されている制御プロ
グラムにもとづいて所定の演算処理が行なわれ(演算処
理と呼ぶ。)、その制御出力情報は、システムバス1を
介してディジタル出カニニット7またはアナ四グ田方ユ
ニット8に出力され(出力処理と呼ぶ。)でリレー71
.バルブ81等の操作が行なわれる。なお、以上の如き
制御はサイクリックに繰り返される。
グラムにもとづいて所定の演算処理が行なわれ(演算処
理と呼ぶ。)、その制御出力情報は、システムバス1を
介してディジタル出カニニット7またはアナ四グ田方ユ
ニット8に出力され(出力処理と呼ぶ。)でリレー71
.バルブ81等の操作が行なわれる。なお、以上の如き
制御はサイクリックに繰り返される。
ところで、このような制御システムにおいては、該シス
テムの稼動率を向上させるためにオンライン状態で所定
のプラグインユニットを保守1点検したり、または故障
したプラグインユニットを交換すること等が要求される
が、このような場合、保守すべきプラグインユニットを
オンライン状態で着脱しても、制御システムが誤動作し
たり、あるいは停止するような悪影響が生じないことが
必要である。
テムの稼動率を向上させるためにオンライン状態で所定
のプラグインユニットを保守1点検したり、または故障
したプラグインユニットを交換すること等が要求される
が、このような場合、保守すべきプラグインユニットを
オンライン状態で着脱しても、制御システムが誤動作し
たり、あるいは停止するような悪影響が生じないことが
必要である。
そこで、この種のプラグインユニットをオンラインで保
守する方式(活線保守方式)として、出願人は既に第4
図に示すような方法を提案している。なお、第4図は既
提案のオンライン保守機能をもつプラグインユニットシ
ステムを示す構成図である。
守する方式(活線保守方式)として、出願人は既に第4
図に示すような方法を提案している。なお、第4図は既
提案のオンライン保守機能をもつプラグインユニットシ
ステムを示す構成図である。
以下に、第4図をもとにその説明を行なう。
同図は、第3図におけるディジタル入カニニット5を例
としたもので、10で示す電源およびリセット信号供給
用サブコネクタを11で示すプラグインユニット側コネ
クタ(保守用コネクタト呼ぶ)にかん介させ、電源およ
びリセット信号を供給しつつプラグインユニット5を活
線挿脱する方法である。すなわち、リセット信号88に
より、システムハス1への出力を阻止状態とすることに
より、挿脱の際の電気的なじょう乱を生じさせないよう
にし、かつ、サブコネクタ1oを抜き差しする際に、活
線保守の開始および終了を示す保守割込み信号INを発
生する保守割込み発生回路12を設け、割込み信号IN
をライン15を介してCPU3に通知することにより、
オンライン保守作業の間はCPU3が保守中のプラグイ
ンユニット5をアクセスしないようにして、未実装のプ
ラグインユニットをアクセスした時におこる、データ有
効信号(スレーブユニット(Di 、 Do、 Ai
、Ao)よりマスタユニット(CPU)に返信するいわ
ゆるレディー信号)の未返答によるバスのりツク、ある
いはそれに起因するシステムの停止を防ぐことを意図し
たものである。
としたもので、10で示す電源およびリセット信号供給
用サブコネクタを11で示すプラグインユニット側コネ
クタ(保守用コネクタト呼ぶ)にかん介させ、電源およ
びリセット信号を供給しつつプラグインユニット5を活
線挿脱する方法である。すなわち、リセット信号88に
より、システムハス1への出力を阻止状態とすることに
より、挿脱の際の電気的なじょう乱を生じさせないよう
にし、かつ、サブコネクタ1oを抜き差しする際に、活
線保守の開始および終了を示す保守割込み信号INを発
生する保守割込み発生回路12を設け、割込み信号IN
をライン15を介してCPU3に通知することにより、
オンライン保守作業の間はCPU3が保守中のプラグイ
ンユニット5をアクセスしないようにして、未実装のプ
ラグインユニットをアクセスした時におこる、データ有
効信号(スレーブユニット(Di 、 Do、 Ai
、Ao)よりマスタユニット(CPU)に返信するいわ
ゆるレディー信号)の未返答によるバスのりツク、ある
いはそれに起因するシステムの停止を防ぐことを意図し
たものである。
しかしながら、この従来方法は、CPU3が活線保守さ
れようとするプラグインユニットをアクセスしている陣
中(すなわち、同図においてCPU3によるデータ読出
し動作により発生されるデータ読出し信号RDが有効と
なり、ディジタル入力回路14からのデータがバスドラ
イバ17を介してデータバス16に出力されているとき
)に、用コネクタ11に挿入されると、リセット信号R
5が有効(′0”にて有効)となり、バスドライバ17
が阻止状態となって出力がアクセスの途中でしゃ断され
る。このような場合、CPU3はプラグインユニット5
のデータを確実に受取れずに鋏ったデータを読取ること
となり、システムの誤動作をまねくことになる。なお、
かかる動作は、アナログ入カニニット6を従来の方法に
よって活線挿脱する場合にも、同様にして生じるもので
ある。
れようとするプラグインユニットをアクセスしている陣
中(すなわち、同図においてCPU3によるデータ読出
し動作により発生されるデータ読出し信号RDが有効と
なり、ディジタル入力回路14からのデータがバスドラ
イバ17を介してデータバス16に出力されているとき
)に、用コネクタ11に挿入されると、リセット信号R
5が有効(′0”にて有効)となり、バスドライバ17
が阻止状態となって出力がアクセスの途中でしゃ断され
る。このような場合、CPU3はプラグインユニット5
のデータを確実に受取れずに鋏ったデータを読取ること
となり、システムの誤動作をまねくことになる。なお、
かかる動作は、アナログ入カニニット6を従来の方法に
よって活線挿脱する場合にも、同様にして生じるもので
ある。
つまり、従来の方法の如く活線保守の開始時にマスタユ
ニットに対して割込み信号INを発生させるだけでは、
マスタユニットとスレーブユニット間のデータ転送を正
常に終結することができないという問題を内在している
ことになる。
ニットに対して割込み信号INを発生させるだけでは、
マスタユニットとスレーブユニット間のデータ転送を正
常に終結することができないという問題を内在している
ことになる。
この発明は上述の欠点を除去すべくなされたもので、制
御システムの動作に悪影響を与えず、より信頼性の高い
活線採寸機能を備えたプラグインユニットシステムを提
供することを目的とする。
御システムの動作に悪影響を与えず、より信頼性の高い
活線採寸機能を備えたプラグインユニットシステムを提
供することを目的とする。
rを囮の叩占)
この発明は、複数のプラグインユニットの少なくとも1
つをマスクユニット、他をスレーブユニットとしてこれ
らを共通バスに並設し、該マスタユニットから所望のス
レーブユニットをアクセスして所定の制御を行なうため
に、前記スレーブユニットには主プラグイン機構とは別
に設けた電源電圧およびリセット信号(保守信号)を供
給するサブコネクタと、該サブコネクタの着脱時にマス
タユニットへ活線保守の開始および終了を通知する手段
とを設けることKより、活線保守時の電気的なしよう乱
および活線保守中にマスクユニットによるスレーブユニ
ットのアクセスを行なわないようにしたプラグインユニ
ットシステムにおいて、該サブコネクタより供給あるい
はサブコネクタの挿入時に発生されるリセット信号(保
守信号)を該制御システムにより決定されうる一定の時
間だけ遅らせる遅延手段を付加することにより、スレー
ブユニットの活線保守開始時とマスタユニットによる該
スレーブユニットのアクセスが重なった場合に生じうる
データの誤出力を防止し、これによってシステムの誤動
作あるいは停止を回避するようにしたものである。
つをマスクユニット、他をスレーブユニットとしてこれ
らを共通バスに並設し、該マスタユニットから所望のス
レーブユニットをアクセスして所定の制御を行なうため
に、前記スレーブユニットには主プラグイン機構とは別
に設けた電源電圧およびリセット信号(保守信号)を供
給するサブコネクタと、該サブコネクタの着脱時にマス
タユニットへ活線保守の開始および終了を通知する手段
とを設けることKより、活線保守時の電気的なしよう乱
および活線保守中にマスクユニットによるスレーブユニ
ットのアクセスを行なわないようにしたプラグインユニ
ットシステムにおいて、該サブコネクタより供給あるい
はサブコネクタの挿入時に発生されるリセット信号(保
守信号)を該制御システムにより決定されうる一定の時
間だけ遅らせる遅延手段を付加することにより、スレー
ブユニットの活線保守開始時とマスタユニットによる該
スレーブユニットのアクセスが重なった場合に生じうる
データの誤出力を防止し、これによってシステムの誤動
作あるいは停止を回避するようにしたものである。
第1図はこの発明の実施例を示すものであり、第4図と
同じくシステムバス1、ディジタル入カニニット5を中
心に図示したものである。
同じくシステムバス1、ディジタル入カニニット5を中
心に図示したものである。
同図において、ディジタル入カニニット5は保守用コネ
クタ11.割込み発生回路12、入力データ用コネクタ
13、ディジタル入力回路14およびデータバスドライ
バ17から成る従来回路(第4図)に、20で示す遅延
回路を付加した構成となっている。したがって、ディジ
タル入カニニット5は割込み信号線15およびデータバ
ス16によりシステムバス1と結合されており、外部か
らのサブコネクタ10と保守用コネクタ11をかん合さ
せることにより、ディジタル入カニニット5の活線保守
および点検を行なうものであることは従来例と同様であ
る。
クタ11.割込み発生回路12、入力データ用コネクタ
13、ディジタル入力回路14およびデータバスドライ
バ17から成る従来回路(第4図)に、20で示す遅延
回路を付加した構成となっている。したがって、ディジ
タル入カニニット5は割込み信号線15およびデータバ
ス16によりシステムバス1と結合されており、外部か
らのサブコネクタ10と保守用コネクタ11をかん合さ
せることにより、ディジタル入カニニット5の活線保守
および点検を行なうものであることは従来例と同様であ
る。
これに対し、新たに設けられた遅延回路20は、サブコ
ネクタ10を保守用コネク゛りIIK接続させることに
より@ OHとなる保守信号MA(従来方式ではリセッ
ト信号と呼んでいた信号)を入力として、それから一定
時間の遅れの後″′1″から0″に変化す為リセット信
号R8を発生させる機能をもつ。この遅延回路20の内
部酸、モノステープルフリップ70ツブ21と、それに
接続されたコンデンサ22と抵抗23による時定数設定
回路およびパワーオンリセット回路24により構成され
ている。
ネクタ10を保守用コネク゛りIIK接続させることに
より@ OHとなる保守信号MA(従来方式ではリセッ
ト信号と呼んでいた信号)を入力として、それから一定
時間の遅れの後″′1″から0″に変化す為リセット信
号R8を発生させる機能をもつ。この遅延回路20の内
部酸、モノステープルフリップ70ツブ21と、それに
接続されたコンデンサ22と抵抗23による時定数設定
回路およびパワーオンリセット回路24により構成され
ている。
以下に、実稗例の動作をIII図にもとづいて説明する
。ディジタル入カニニット5をシステムのオンライン中
に保守9点検する場合は、まず、電源とグランドを供給
するサブコネクタ10を保守用コネクタ11に挿入する
。この時、保守信号風は′1″から′0”に変化するの
で、割込み発生回路12において形成された割込み信号
INが共通バス15を介してマスタユニット1に通知さ
れる。さらに、保守信号MAは、遅延回路20内のモノ
ステープル7リツプフ四ツブ21の入力Bに・入力され
る。
。ディジタル入カニニット5をシステムのオンライン中
に保守9点検する場合は、まず、電源とグランドを供給
するサブコネクタ10を保守用コネクタ11に挿入する
。この時、保守信号風は′1″から′0”に変化するの
で、割込み発生回路12において形成された割込み信号
INが共通バス15を介してマスタユニット1に通知さ
れる。さらに、保守信号MAは、遅延回路20内のモノ
ステープル7リツプフ四ツブ21の入力Bに・入力され
る。
ここで、入力AにクロックCLKが印加されている場合
のモノステープルフリップフロツブ21の動作を以下に
示す0 (1)入力Bが@1′のとき 入力Aに印加されたクセツ表信号CLKの立下りにより
七ノステーブル動作が起動され、これによって出力Qは
′1”となり、以後は連続したクロック入力により′1
″の・状態を保持する。
のモノステープルフリップフロツブ21の動作を以下に
示す0 (1)入力Bが@1′のとき 入力Aに印加されたクセツ表信号CLKの立下りにより
七ノステーブル動作が起動され、これによって出力Qは
′1”となり、以後は連続したクロック入力により′1
″の・状態を保持する。
(11)入力B、が1”から“θ″に変化したとき出力
Qは、抵抗22およびコンデンサ23により決定される
時間(以下で社、時定数τと表わす。)の後、1”から
0″に変化する。
Qは、抵抗22およびコンデンサ23により決定される
時間(以下で社、時定数τと表わす。)の後、1”から
0″に変化する。
従って、モノステープル7リツプフシツプ21の入力B
が@1″から0″に変化したとき、(II )に示した
動作によって、一定の遅れ時間τの後、リセット信号几
Sは90”となり、有効となる。
が@1″から0″に変化したとき、(II )に示した
動作によって、一定の遅れ時間τの後、リセット信号几
Sは90”となり、有効となる。
ここで、パワーオンリセット回路24は、システムの電
源の立上げ時にリセット信号が出力されるようにした回
路である◇ 以上の動作により、活線保守の開始時に割込み信号IN
の発生後、一定時間の遅れτをともなってリセット信号
R8が有効となることが判る。従って、データバスドラ
イバ17も同様に、保守開始後τ時間後に出力阻止状態
となり(ゲート、Gを閉じる。)、ディジタル入カニニ
ット5の活線挿脱が可能な状態となる。
源の立上げ時にリセット信号が出力されるようにした回
路である◇ 以上の動作により、活線保守の開始時に割込み信号IN
の発生後、一定時間の遅れτをともなってリセット信号
R8が有効となることが判る。従って、データバスドラ
イバ17も同様に、保守開始後τ時間後に出力阻止状態
となり(ゲート、Gを閉じる。)、ディジタル入カニニ
ット5の活線挿脱が可能な状態となる。
次に、以上で述べた本実施列の動作について、第2図に
示す処理タイムチャートをもとに説明する。なお、第2
図は、第3図に示した制御システムの動作を、横軸を時
間軸としてタイムチャートに表わしたものである。同図
において、制御サイクル(A)は保守される以前の1回
の制御動作(処理サイクルと呼ぶ。)を示したもので、
第3図におけるCPU3が入力処理(30)、演算処理
(31)および出力処理(32)を順次実行しているこ
とを示している。
示す処理タイムチャートをもとに説明する。なお、第2
図は、第3図に示した制御システムの動作を、横軸を時
間軸としてタイムチャートに表わしたものである。同図
において、制御サイクル(A)は保守される以前の1回
の制御動作(処理サイクルと呼ぶ。)を示したもので、
第3図におけるCPU3が入力処理(30)、演算処理
(31)および出力処理(32)を順次実行しているこ
とを示している。
いま、制御サイクル(B)の入力処理(33)において
、CPU3がディジタル入カニニット5をアクセスして
いる途中に活線保守操作(34)が開始された場合を考
える。この時、保守割込み信号35がパルスとして発生
し、CPU3に通知されるが、ディジタル入カニニット
5内のリセット信号R8は、前述した動作によりただち
には有効とならない。従って、CPU3のディジタル入
カニニット5に対するアクセス拡中断することなく終了
し、したがって、システムに悪影響を与えることはない
◇そして、CPUd割込みを受け付け、割込み処理36
を行なった後、入力処理37に復帰する。
、CPU3がディジタル入カニニット5をアクセスして
いる途中に活線保守操作(34)が開始された場合を考
える。この時、保守割込み信号35がパルスとして発生
し、CPU3に通知されるが、ディジタル入カニニット
5内のリセット信号R8は、前述した動作によりただち
には有効とならない。従って、CPU3のディジタル入
カニニット5に対するアクセス拡中断することなく終了
し、したがって、システムに悪影響を与えることはない
◇そして、CPUd割込みを受け付け、割込み処理36
を行なった後、入力処理37に復帰する。
リセット信号38ハ時間τの後に有効となり、二ニット
5の活線状態での抜き取りが可能となる。
5の活線状態での抜き取りが可能となる。
ここで、遅れ時間τは次のように決定する。
一般的に、入力処理あるいは出力処理の前処理において
は、入出カニニットの保守状態を割込み処理によって作
成された入出力構成を表わすテーブル等により判別し、
保守状態にある入出カニニットは、その入出力処理内で
はアクセスしない構成となっている。従って、遅れ時間
の最小値は、入力処理、肖力処理各々の時間’1 t
12の大きい方の値とし、最大値はサブコネクタ1oを
挿入してから人為的にプラグインユニット5を引き抜く
までの時間(一般的に数秒)以内に設定する必要がある
。活線保守の終了時には、サブコネクタ10を11から
引き抜くことにより、保守割込み信号が再び発生すると
共にリセット信号几S (38)も同時に熱動となり、
ユニット5は動作を開始し。
は、入出カニニットの保守状態を割込み処理によって作
成された入出力構成を表わすテーブル等により判別し、
保守状態にある入出カニニットは、その入出力処理内で
はアクセスしない構成となっている。従って、遅れ時間
の最小値は、入力処理、肖力処理各々の時間’1 t
12の大きい方の値とし、最大値はサブコネクタ1oを
挿入してから人為的にプラグインユニット5を引き抜く
までの時間(一般的に数秒)以内に設定する必要がある
。活線保守の終了時には、サブコネクタ10を11から
引き抜くことにより、保守割込み信号が再び発生すると
共にリセット信号几S (38)も同時に熱動となり、
ユニット5は動作を開始し。
制御システムは通常の動作に復帰する。
以上の説明により、活線保守の開始時にリセット信号を
一定時間遅らせることにより、マスタユニットがスレー
ブユニットをアクセス中にリセット信号が出力されるこ
とにより生ずる誤出力、あるいはシステムの停止を防止
することができる。
一定時間遅らせることにより、マスタユニットがスレー
ブユニットをアクセス中にリセット信号が出力されるこ
とにより生ずる誤出力、あるいはシステムの停止を防止
することができる。
なお、上記では主として入出カニニットについて説明し
たが、メモリユニットについても同様である。
たが、メモリユニットについても同様である。
この発明によれば、サブコネクタにより電源およびリセ
ット(保守)信号を供給しつつプラグインユニットを挿
脱する活線保守方式において、サブコネクタの挿入時に
保守の開始をマスタユニットに通知する手段と共に、リ
セット信号を一定時間遅延させて出力する手段を設けた
ことにより、以下の効果が得られる。
ット(保守)信号を供給しつつプラグインユニットを挿
脱する活線保守方式において、サブコネクタの挿入時に
保守の開始をマスタユニットに通知する手段と共に、リ
セット信号を一定時間遅延させて出力する手段を設けた
ことにより、以下の効果が得られる。
(1) マスタユニットが保守されようとするスレーブ
ユニットをアクセスしている最中に、活線保守を開始し
た場合に生じるデータの誤出力によるシステムの誤動作
あるいは停止を防止することができるため、信頼性が向
上する。
ユニットをアクセスしている最中に、活線保守を開始し
た場合に生じるデータの誤出力によるシステムの誤動作
あるいは停止を防止することができるため、信頼性が向
上する。
(2さらに、スレーブユニットの活線保守にとどまらず
、複数のマスクユニットが共通バスに接続きれて互いに
情報交換を行なう、いわゆるマルチマスクシステムにお
けるマスタユニットの活線保守についても、同様の考え
方で適用することが可能となる。
、複数のマスクユニットが共通バスに接続きれて互いに
情報交換を行なう、いわゆるマルチマスクシステムにお
けるマスタユニットの活線保守についても、同様の考え
方で適用することが可能となる。
第1図はこの発明の実施例を示す構成図、第2図は第1
図の動作を説明するための処理タイムチャート、第3図
はこの発明が適用されるプロセス制御システムの一般的
な構成例を示すブロック図、第4図は従来のオンライン
保守機能を有するプラグインユニットシステムを示す構
成図である。 符号説明 1・・…・システムパス、2・・・・・・パス制御ユニ
ット(B10)、3・・・・・・演算制御ユニット(C
PU)、4・・・・・・メモリユニット、5・・・・・
・ディジタル入カニニット、6・・・・・・アナログ入
カニニット、7・・・・・・ディジタル出カニニット、
8・・・・・・アナレグ出カニニット、9・・・・・・
電源供給ユニット、10・・・・・・サブコネクタ、1
1・・・・・・保守用コネクタ、12・・・・・・割込
み発生回路、13・・・・・・入力データ用コネクタ、
14・・・・・・ディジタル入力回路、15・・・・・
・割込み信号線、16・・・・・・データバス、17・
・・・・・パストライバ、20・・・・・・遅延回路、
21・・・・・・モ/ステーブル7リツブ70ツブ、2
2・・・・・・コンデンサ、23・・・・・・抵抗、2
4・・・・・・パワーオンリセット回路、51・・・・
・・接点、61・・・・・・発信器、71・・・・・・
リレー、81・・・・・・操作端(バルブ)。 代理人 弁理士 並 木 昭 夫 第1図 ta 3 図 ll1A 図
図の動作を説明するための処理タイムチャート、第3図
はこの発明が適用されるプロセス制御システムの一般的
な構成例を示すブロック図、第4図は従来のオンライン
保守機能を有するプラグインユニットシステムを示す構
成図である。 符号説明 1・・…・システムパス、2・・・・・・パス制御ユニ
ット(B10)、3・・・・・・演算制御ユニット(C
PU)、4・・・・・・メモリユニット、5・・・・・
・ディジタル入カニニット、6・・・・・・アナログ入
カニニット、7・・・・・・ディジタル出カニニット、
8・・・・・・アナレグ出カニニット、9・・・・・・
電源供給ユニット、10・・・・・・サブコネクタ、1
1・・・・・・保守用コネクタ、12・・・・・・割込
み発生回路、13・・・・・・入力データ用コネクタ、
14・・・・・・ディジタル入力回路、15・・・・・
・割込み信号線、16・・・・・・データバス、17・
・・・・・パストライバ、20・・・・・・遅延回路、
21・・・・・・モ/ステーブル7リツブ70ツブ、2
2・・・・・・コンデンサ、23・・・・・・抵抗、2
4・・・・・・パワーオンリセット回路、51・・・・
・・接点、61・・・・・・発信器、71・・・・・・
リレー、81・・・・・・操作端(バルブ)。 代理人 弁理士 並 木 昭 夫 第1図 ta 3 図 ll1A 図
Claims (1)
- プラグを含むコネクタ機構を備え少なくとも1つのマス
タユニットとともに着脱可能にして共通バスに並設され
該マスタユニットによって制御されるvisOスレーブ
ユニットの各々に、共通バスに対して着脱操作が行なわ
れたとき該スレーブユニット内機器のリセットを行なう
ためのリセット信号を発生する一方前記マスタユニット
に対して活線保守の開始または終了を通知するための割
込信号を発生する信号発生手段と、前記リセット信号を
所定の時間だけ遅延させる遅延手段とを設けることによ
り、少なくともマスタユニットによるスレーブユニット
のアクセス中にはリセット信号が出力されないようにし
て誤動作を回避することを特徴とするプラグインユニッ
トシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097560A JPS60243721A (ja) | 1984-05-17 | 1984-05-17 | プラグインユニツトシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097560A JPS60243721A (ja) | 1984-05-17 | 1984-05-17 | プラグインユニツトシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60243721A true JPS60243721A (ja) | 1985-12-03 |
Family
ID=14195616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097560A Pending JPS60243721A (ja) | 1984-05-17 | 1984-05-17 | プラグインユニツトシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60243721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214122U (ja) * | 1988-07-08 | 1990-01-29 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134521A (en) * | 1975-05-19 | 1976-11-22 | Hitachi Ltd | Computer reset circuit |
| JPS5364421A (en) * | 1976-11-20 | 1978-06-08 | Fuji Electric Co Ltd | Hot-line insertion/removal system for plug-in unit |
| JPS5395521A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Printed circuit board capable for live line connection and removal |
-
1984
- 1984-05-17 JP JP59097560A patent/JPS60243721A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134521A (en) * | 1975-05-19 | 1976-11-22 | Hitachi Ltd | Computer reset circuit |
| JPS5364421A (en) * | 1976-11-20 | 1978-06-08 | Fuji Electric Co Ltd | Hot-line insertion/removal system for plug-in unit |
| JPS5395521A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Printed circuit board capable for live line connection and removal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214122U (ja) * | 1988-07-08 | 1990-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0470030A2 (en) | Fast memory power-on diagnostics using direct memory addressing | |
| EP0058948A2 (en) | Multiple computer system | |
| JPH06202762A (ja) | ライトデータ保護機能付きリセット信号発生回路 | |
| JPS60243721A (ja) | プラグインユニツトシステム | |
| US5623674A (en) | Method for determining steerable interrupt request lines used by PCMCIA controllers | |
| JPS6197762A (ja) | マイクロプロセッサのメモリー安全装置 | |
| US5293572A (en) | Testing system of computer by generation of an asynchronous pseudo-fault | |
| JP2566284B2 (ja) | プリント回路板 | |
| JPS57162050A (en) | Exclusive control system | |
| US20250348050A1 (en) | Control system, control device and method for providing an open- and/or closed-loop control signal | |
| CN113448905B (zh) | 一种设备热添加方法、系统、设备以及介质 | |
| JPS59148449A (ja) | プラグインユニツトシステム | |
| JPH02135589A (ja) | Icカードシステム | |
| JP2580673B2 (ja) | 電源制御装置 | |
| JP3269291B2 (ja) | 活線挿抜方式 | |
| JPS599927B2 (ja) | デ−タ転送制御方式 | |
| JPS6260035A (ja) | 擬似障害発生方式 | |
| JPH0373884B2 (ja) | ||
| JPS5938608B2 (ja) | デ−タ転送制御方式 | |
| JPS5827246A (ja) | 論理装置 | |
| JPS63101938A (ja) | マイクロプロセツサの暴走防止装置 | |
| DE2737133B1 (de) | Schaltungsanordnung zum Verhindern von Doppelfehlern in einer Datenverarbeitungsanlage | |
| JPS63153635A (ja) | デ−タ転送速度指定方式 | |
| JPH0194451A (ja) | プログラム開発装置 | |
| CS236997B1 (cs) | Zapojení obvodu pro ošetření mikropočítače při výpadku napájení |