JPH0145224B2 - - Google Patents

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JPH0145224B2
JPH0145224B2 JP51116703A JP11670376A JPH0145224B2 JP H0145224 B2 JPH0145224 B2 JP H0145224B2 JP 51116703 A JP51116703 A JP 51116703A JP 11670376 A JP11670376 A JP 11670376A JP H0145224 B2 JPH0145224 B2 JP H0145224B2
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JP
Japan
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epitaxial layer
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dielectric insulating
forming
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Kai Kuu Tsuu
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NCR Corp
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Publication of JPH0145224B2 publication Critical patent/JPH0145224B2/ja
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    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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    • HELECTRICITY
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01Manufacture or treatment
    • H10W10/011Manufacture or treatment of isolation regions comprising dielectric materials
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    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/926Elongated lead extending axially through another elongated lead

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  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 この発明は集積回路(IC)に関し、特に単一
の基板上に成形され、互いに電気的に絶縁されて
いるダイオード(又は他の回路成分)をもつ型式
のモノリシツクICに関する。
ここでいうモノリシツクICとは単結晶で代表
されるような半導体材料の単一基板又はウエハの
ICと解釈され、そこに形成された能動及び(又
は)受動素子は適当に接続されて希望する電子回
路を構成する。故にそのような回路において、単
一ウエハ上の又はウエハ内の各種回路成分は互い
に電気的絶縁性を必要とする。
従来、単一ウエハ上に互いに希望する電気的に
絶縁された回路素子を設けるための各種方式が提
供されている。例えば1方法として、半導体材料
のエピタキシヤル層が相反する導電型の基板上に
形成され、そのエピタキシヤル層の中に個々の回
路素子が成形されるようなものである。それを作
成して後に、絶縁領域は基板と同一の導電性をも
つ不純物で各素子の周囲部分をドーピングするこ
とによつて成形される。この方式によると、以上
で作成された装置は、更に、エピタキシヤル層を
通して基板まで不純物を拡散することができるよ
うにするために、エピタキシヤル層の格子構造に
空所を創成するに十分な時間を通して1000℃以上
の高温で加熱されることを必要とし、かくして、
絶縁障壁が形成される。
この先行技術には、ドーピング剤がエピタキシ
ヤル層に拡散されるに際し、すべての方向に拡散
される傾向にあるという周知の欠点がある。結果
として生じるドーピング剤の横方向への拡散は、
縦方向へのみ拡散を希望する場合においても、希
望する範囲よりも広い範囲の基板上に拡散される
ことになる。更に、エピタキシヤル層を通してド
ーピング剤を拡散することができるような高温が
一定の条件のもとに、その装置の中に不純物を注
入し、それがその特性を害することになる。
以下この発明を簡単に説明する。まず、1方の
与えられた導電性を有する半導体ウエハが用意さ
れ、その1方の面上に逆の導電性を有する半導体
材料のエピタキシヤル層と窒化物層とが設けられ
る。次に、第1の組のほぼ並列な溝を、窒化物層
を貫通し、更にエピタキシヤル層をその厚さ方向
に途中までエツチングした後、第2の組のほぼ並
列な溝を第1の組の溝と交差して窒化物層を貫通
するようエツチングする。そこで、溝が設けられ
たウエハは露出した溝部分を絶縁酸化物に変換す
る酸化段階を受ける。勿論、この酸化段階は各溝
の組ごとに前後して行つてもよいし、同時に行つ
てもよい。従つて、これら酸化物によつて分離区
画されるエピタキシヤル層の「島」は上記の酸化
物の形成に従い、段階的に形成されてもよいし、
同時に形成されてもよい。以上述べた処理の結
果、このウエハ溝造体はエピタキシヤル層を貫通
する第1の組の溝群と、エピタキシヤル層を部分
的にのみ分離する第2の組の交差溝群とが設けら
れ、これらの各溝は絶縁材料で満たされ、その結
果、互いに電気的に絶縁された個別的な「島」が
形成され、それで回路素子が製造されたことにな
る。
従つて、この発明の目的は、半導体ウエハ上に
複数の大体平行な電気絶縁材料の深い領域群とそ
れと交差する複数の大体平行な電気絶縁材料の浅
い領域群とを設けることにより、その間に、一方
向には相互接続部を残し、互いに電気的に絶縁さ
れた半導体の小領域をマトリツクス状に一括形成
するようにした簡単、確実にして且つ質のよい半
導体の製造方法を提供することである。
この発明の他の目的は、半導体ウエハ上に、隣
接するダイオード間を誘電絶縁するためにエツチ
ングされた溝を設け、その溝の深さによつてダイ
オード群の列と行との接続を行なわせるようにし
たことを特徴とするダイオード集積回路の製造方
法の改良を提供することである。
第1A図及び第1B図はそれぞれ第11図のA
−A線及びB−B線から切断した断面拡大図であ
つて、そこにはP型半導体ウエハ12が設けられ
ており、その上には窒化物層16が溶着されてい
るN型エピタキシヤル層14が装着され、更にそ
の上には孔20を持つホトレジスト層18が装着
されている。基板(P型半導体ウエハ)12とエ
ピタキシヤル層14とはそれぞれP型及びN型導
電性として表わされているが、この発明の概念か
ら離れることなくP型又は型いづれの型の導電性
材料をも使用することができることは当業者にと
つて明らかである。拡散材料を適当に変更すると
ともに、ここに記載されている導電性を逆にして
も又この発明によるダイオード・アレイを作成す
ることができる。半導体ウエハ12はエピタキシ
ヤル層14を装着した後のものを購入することも
できるし、又シリコン窒化物層16の溶着前に使
用者自身が溶着することができるということも
又、当業者間では明らかなことである。
孔20は、以後並列溝(Parallel Grooves)
として定義される、後続段階で行なわれるような
「深い切り込み」(浅い切り込みと区別される)を
規定するために利用される。まず第1A図及び第
1B図の構造体が用意され、窒化物層16の孔2
0の部分を露出するために、その構造体に対して
第1の窒化物エツチングが施こされる。その後、
第2A図及び第2B図に示されるように、ホトレ
ジスト層18が構造体から除去され、エツチング
された窒化物層16が後続するシリコン・エピタ
キシヤル層14のエツチング用のマスクとして使
用される。かくして後続する並列溝の深い切り込
みの成形に対する第1の段階が完成した。
深く切り込まれた並列溝を作成する第1の段階
が終了した構造体は第3B図に見られるように孔
26を持ち、第3A図に見られるように前述した
エツチングにより成形された孔22の中も満たさ
れるようなホトレジスト層24がその上に装着さ
れる。
第4A図び第4B図を参照すると、孔26によ
つて露出されている窒化物層の並列溝をエツチン
グするために、第3A図及び第3B図の構造体に
対して第2の窒化物エツチング段階が施こされ
る。ホトレジスト層24が除去されると、構体は
第4B図に窒化物層16孔28として見られるよ
うに複数の溝が設けられたことになる。以上は浅
い並列溝を作成する第1の段階である。かくして
孔22(第4A図)及び孔28(第4B図)を持
つ窒化物層16は第5A図及び第5B図に見られ
るように孔22及び28の中に酸化物30を成長
又は成形するためのマスクとして使用される。例
えば、この酸化物は約12時間の間約1000℃±100
℃の温度をもつスチームを使用して成長される。
その後、第6A図及び第6B図に見られるよう
に、この発明を形成するためにジヤンクシヨンが
エピタキシヤル層14に拡散される。例えば、こ
のジヤンクシヨンは約1050℃±10℃の炉中温度で
N型エピタキシヤル層14の中に臭化硼素
(BBr3)の拡散によつて成長される。毎分約20c.c.
の速度で流れる酸素とともに毎分約2950c.c.の速度
で流れる1次キヤリアとして使用される窒素は約
24℃に保持されている99.99%のBBr3を含む噴射
口を通して流れるようにされる。硼素のドーピン
グは、層14が希望する厚さにドーピングされる
ようになるまで続けられ、希望するP−Nジヤン
クシヨン、すなわちダイオードを成形するため
に、N型エピタキシヤル層14の上にP型ドーピ
ング層32(第7A図及び第7B図)が成形され
る。
第7A図及び第7B図に見られるように、この
発明による次の処理は、露出され、今ドーピング
された部分32と、深い切り込み及び浅い切り込
みの両者を構成する酸化物層30との上に酸化物
層30.1を成長させる処理が要求される。例え
ば、この酸化物層は当業者間で周知のように、厚
さ約1ミクロンの薄い透明層を成形するために、
純粋酸素を利用して温度約1000℃のもとで十分な
時間をかけて成長される。
以上で説明したこの発明による装置は能動素子
でない薄い酸化物層30.1で被覆されたP−N
ジヤンクシヨン(32−14)を持つことにな
る。次に必要なことは、アレイを構成するため
に、各種個別的な素子を適当な導線で接続するこ
とである。それを完成するためには、まず、孔3
8を持つホトレジスト・マスク36を酸化物層3
0.1の上に装着する。前述の孔38は後で接続
孔を設けるための範囲を規定するものである。こ
の実施例において、前述の接続は各−Nジヤンク
シヨンの端と絶縁体として作用する酸化物層30
の上を通る接続導線との間で行なわれる。その接
続を完成するために、この装置は酸化物層30.
1の選ばれた露出部分にエツチング処理を受け
て、その部分に孔40が設けられる。
第9A図及び第9B図に見られるように、次の
段階においては、金属導通性接続部42が孔40
の中に装着され、金属導線42,1とP層32と
へ抵抗的に接続される。これは他のマスク(図示
されていない)を使用したスパツタリング、又は
電解方式(図示されていない)のどちらもよく知
られている方法で完成することができる。
第11図はこの発明に従つて構成されたもので
あり、その上にN型エピタキシヤル層14が溶着
されているP型基板12の1部断面斜視図であ
る。しかしながら、前述した処理方式からわかる
ように、Nエピタキシヤル層14は酸化物30が
装着されている(第4A図)深い切り込みよつ
て、各行1、2及び行3に分割されている。N型
エピタキシヤル層の関連部分とともに、P型拡散
層32はダイオードとなる個別的なP−N接合を
形成する。各列(、、等)のダイオードは
深い切り込み22の酸化物30により、又各行
(行1、2、3等)のダイオードは浅い切り込み
(第4B図)の酸化物30によつてそれぞれ互い
に分離されている。接続部42はP型拡散層32
に対して必要な抵抗性接続を行ない、更に各接続
部42は導線42.1によつて同じ列の各相当す
るP型層に接続されている。
第10図にはダイオード・アレイが表わされて
おり、列1の各能動素子のカソードのすべてはと
もに接続され、列、列の各能動素子も又同様
に接続されている。行1の各ダイオードのアノー
ドはともに接続され、同様にして第2行、第3行
の各ダイオードのアノードもともに接続されて各
行を形成し、ダイオード・アレイを完成する。
このダイオード・アレイ各行及び列への入力と
して適当なドライバ回路を使用し、周知の方式に
従い、各行と列とを適当に尋問することによつ
て、個別的なP−N接合の1つの導通を簡単に決
定することができるということは当業者にとつて
は明らかなことである。
第1図乃至第9図及び第11図を参照すると、
並列な複数の溝が互いに垂直に配置されているこ
とを示している。しかし、並列性は必要である
が、垂直性は必ずしも必要ではないということは
第11図からわかるように当業者にとつては明白
である。各個別的な部分(各能動素子)は同一の
1体部分の1部であり、同一の特性を表わすとい
うことが重要なことである。従つて、この発明に
おける深い切り込みと浅い切り込みとの交叉は垂
直に限定されるものではない。
以上、説明したように、本願発明の方法は、マ
トリクス状に配置を有する質の良い半導体を一括
して製造するための簡単且つ確実な方法を提供す
ることができる。
【図面の簡単な説明】
第1A図乃至第9A図は第11図のA−A線か
ら切断した各処理段階の断面図、第1B図乃至第
9B図は第11図のB−B線から切断した各処理
段階の断面図、第10図はこの発明による集積回
路の製造方法によつて成形されたダイオード・ア
レイの配線図、第11図はこの発明による集積回
路装置の部分断面拡大斜視図である。 12……P型半導体ウエハ、14……エピタキ
シヤル層、16……窒化物層、18,24……ホ
トレジスト層、20,22,26,28,38,
40……孔、30,30.1……酸化物層、32
……ドーピング層、36……ホトレジスト・マス
ク、42……接続部。

Claims (1)

  1. 【特許請求の範囲】 1 与えられた導電形の半導体ウエハの一表面に
    反対導電形のエピタキシヤル半導体材料層を設け
    る工程と、 前記エピタキシヤル層の表面からそれを貫通延
    在する少くとも2つの第1の組の大体平行な誘電
    絶縁材料領域を形成する工程と、 前記第1の組の誘電絶縁材料領域と交差して前
    記エピタキシヤル層の前記表面からその厚さ方向
    に部分的に延在する少くとも2つの第2の組の大
    体平行な誘電絶縁材料領域を形成する工程と、 前記第1の組の誘電絶縁材料領域によつて分離
    され、前記第2の組の誘電絶縁材料領域によつて
    部分的に分離されたエピタキシヤル層の各小領域
    に回路成分を形成する工程とから成り、半導体本
    体に誘電分離された領域をマトリツクス状に形成
    することを特徴とする半導体の製造方法。
JP51116703A 1975-10-01 1976-09-30 Dielectric insulated semiconductor device Granted JPS5244189A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/618,717 US4032373A (en) 1975-10-01 1975-10-01 Method of manufacturing dielectrically isolated semiconductive device

Publications (2)

Publication Number Publication Date
JPS5244189A JPS5244189A (en) 1977-04-06
JPH0145224B2 true JPH0145224B2 (ja) 1989-10-03

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ID=24478852

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Application Number Title Priority Date Filing Date
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CA (1) CA1051123A (ja)
DE (1) DE2643016A1 (ja)
FR (1) FR2326779A1 (ja)
GB (1) GB1527804A (ja)
IT (1) IT1072436B (ja)
NL (1) NL7610851A (ja)

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