JPS60244115A - 多重スイツチング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は多重スイッチング方式に係り、特にハードウェ
アを削減しながらそのスイッチング能力を従来と同等以
上に引き上げ得るように工夫した多重スイッチング方式
に関する。

（０）技術の背景 半導体デバイスの内部素子は高速に動作し得るが、この
種デバイスが外部のデバイス等と接続される場合、即ち
デバイスの実装において存在する技術的課Ｗ１（布線長
、布線インピーダンス、デバイスごとの動作速度の違い
）のためにデバイスの高速性が充分発揮し得ない状況に
ある。

そのような不具合を排除しようとする技術的手段も開発
されているが、それはハードウェア的にその量を多くし
てデバイス内外における速度的不整合を回避せんとする
ものであり、非常にコスト高となる。

（ハ）従来技術と問題点 この種従来技法の１つとして、第１図に示されるものが
ある。第１図の回路はＬＳＩ外部からの信号ｉＮ＃ｏ乃
至ｉＮ＃Ｎ−１のうちから任意のＭ個の信号を出力信号
ｏ　ｕ　ｔ　＃　Ｑ乃至Ｏｕｔ＃Ｍ−１としてＬＳＩの
出力ピンに選択出力する、例えば第２図に示すようにｉ
Ｎ＃ｏのタイムスロソ）ＴＳｇ、ｏの信号をタイムスロ
ットＴＳｏ、ｏより２タイムスロット時間遅れたｏｕｔ
＃Ｎ　１に、又ｉＮ＃Ｎ−１のタイムスロットＴＳｕ−
１，ｏの信号をタイムスロットＴＳＮ−１，０より２タ
イムスロット時間遅れたｏｕｔ＃Ｑに出力するためのも
のである。そのために必要となる外部クロックパルスＣ
〔このクロックパルスにより上述タイムスロットは規定
される。又、１フレームパルス（そのパルス列をＦＰで
示す）は４つのクロックパルスを収容するようなタイミ
ングとなっている。〕の周波数はＬＳＩの実装に起因す
る速度制限因子例えば布線長、布線インピーダンス、ス
ルーポールでのインピーダンス不整合等によりあまり高
くなし得ない。そこで、クロックパルスの周波数を高め
得たならば得られるであろう作用効果と同等の作用効果
を得るべく、セレクタＳＥＬ＃０乃至ＳＥＬ＃Ｍ−１を
必要としている。これらのセレクタに上述のような選択
動作を生せしめるために必要になって来るのがカウンク
ａ、比較器す、アドレスデコーダＣ，セレクタ＃ｄ、０
乃至＃　ｄ、Ｍ　−１、コントロールメモリＣＭ＃Ｏ乃
至ＣＭ＃Ｍ−１である。なお、ＦＦはフリップフロップ
である。

このように、この従来技法によれば、取り出し得る出力
信号の数を多くしたければ多くしたいほど、セレクタ、
コントロールメモリの数をその数に応じて増設しなけれ
ばならないという不具合がある。

に）発明の目的 本発明は上述したような従来方式の有する欠点に鑑みて
為されたものであり、その目的はＬＳＩの実装によって
制限される外部クロックパルスの周波数を高めることな
しに該外部クロックパルスに応答して選択出力に供され
る周波数の高い内部タイミングパルスを発生せしめ、こ
の内部タイミングパルスにより単一のセレクタ、直並列
変換器。

出カバソファを動作させて従来方式以上の作用効果を収
め得る多重スイッチング方式を提供することにある。

（ト）発明の構成 そして、この目的達成のため、本発明方式は複数の入力
に入る信号を複数の出力に対し予め決められた対応関係
で出力する多重スイッチング方式において、前記複数の
入力に接続され、選択信号に応答してこれに対応する入
力信号を予め決められた順序で直列に出力する単一のセ
レクタと、第１のタイミング信号、アドレス及びデータ
に応答して前記選択信号を発生するコントロールメモリ
と、第２のタイミング信号に応答して前記セレクタの直
列出力信号を並列出力信号に変換する直並列変換回路と
、第３のタイミング信号に応答して前記直並列変換回路
の並列信号を並列に取り込み出力する出カバソファと、
前記第１．第２及び第３のタイミング信号をこれらの順
序で発生するタイミング信号発生回路とを備えて複数の
入力信号を予め決められた対応関係で複数の出力へ出力
するように構成したものである。

（ト）発明の実施例 以下、添付−面を参照しながら本発明の詳細な説明する
。

第３図は本発明の一実施例を示す。この図において、１
ｏ乃至ｌＮ−１は入力信号ｉＮ＃０乃至　′ｉＮ＃Ｎ−
１を受けるフリップフロップ回路であり、これらフリッ
プフロップ回路の各出力は単一のセレクタ２へ接続され
ている。セレクタ２はコントロールメモリ３からの選択
信号に応答してこれに対応する入力信号を順次に直列的
に出力するためのものである。コントロールメモリ３は
デコーダ４を介して入力されるアドレス、データ、ライ
トイネーブル信号ＷＥ、タイミング発生回路５からの第
１のタイミング信号に応答して上記選択信号を発生する
ためのもので、その詳細が第４図に示されている。この
第４図は上述入力信号が１６である場合の一例で、その
１６個の入力信号のうちのいずれかを選択するための選
択信号がメモリ要素ＣＭ（１ｏ乃至ＣＭ　ｇｓの対応す
るものから出力されるように、第１のタイミング信号Ｃ
’ｏ　＋　Ｃ’１＋”２　ｒ　ｃ’ａ　＋デコーダ４の
出力Ｓｏ乃至Ｓｐ、データ並びにタイムスロットを指定
するシフトレジスタｌＯの出力ＱＯ乃至Ｑ３がコントロ
ールメモリ３の対応するメモリ要素ＣＭｇｏ乃至ＣＭ２
．３に、第４図に示される如く接続され、各メモリ要素
ＣＭｏｏ乃至ＣＭｓｓの出力はワイヤードオアゲート１
１を経てセレクタ２の選択人力Ｓに接続されている。

セレクタ２の出力は直並列変換回路６に接続されている
が、その直並列変換回路６はタイミング信号発生回路５
からの第２のタイミング信号に応答してセレクタ２から
の直列出力信号を並列信号に変換するためのものであり
、その詳細が第５図に示されており、第１図におけるＭ
を４とする場合のものである。その各変換要素ＳＰＣ＃
０乃至ＳＰＣ＃３はゲートｚ’ｏ、２１及びフリップフ
ロップ２２から成っており、これら変換要素は第２のタ
イミング信号ＣＯ，Ｃｔ　ｌ　Ｃ２＋　Ｃｓに応答する
ようになっている。

そして、直並列変換回路６の出力は出カバソファ７に接
続されている。この出力バッファ７はタイミング発生回
路５からの第３のタイミングに応答して直並列変換回路
６の出力を受け取り出力するためのものであり、その詳
細が第５図に示されており、この図は第１図におけるＭ
を４とする場合のものである。ＢＣ＃０乃至ＢＣ＃３は
バッファ要素であり、これらバッファ要素は第３のタイ
ミング信号Ｃ４に応答するようになっている。

上述の第１．第２及び第３のタイミング信号を発生する
のがタイミング信号発生回路５で、その詳細が第６図に
示されており、この図は第１図におけるＭを４とした場
合のものである。第６図における回路は外部クロックパ
ルスＣを受けるＤ−＃０乃至ＴＣＣ＃４とから成る。各
タイミングコントロールセルは同一構成なので、タイミ
ングコントロールセルＴＣＣ＃Ｏについて説明する。こ
のセルＴＣＣ＃０はナントゲート３１．インバータ３２
．３３、ナントゲート３４．３５が図示のように接続構
成され、素子遅延による自走形クロンク発生回路となっ
ている。そして、これらの構成から明らかなように、タ
イミングコントロールセルＴＣＣ＃０乃至ＴＣＣ＃４か
ら成るタイミング信号発生回路３６は外部クロックパル
スＣに応答してこのパルスで決められる１タイムスロフ
ト当りに第７図に示すような内部タイミングパルスＣ’
０乃至Ｃ′４及びＧｏ乃至Ｃ４を発生するように構成さ
れて成るものである。

次に、上述構成の下における本発明の詳細な説明する。

説明の都合上、Ｎが１６で、Ｍが４の場合を説明する。

回路が動作状態に入ると、外部クロックパルスＣが供給
されると共に入力信号ｉ　Ｎ　＃　０乃至＃１Ｎ１５が
送られて来てフリップフロップ回路１ｏ乃至１１５にセ
ットされる。これと同時にアドレス。

データ、イネプル信号ＷＥがコントロールメモリ３に供
給されてコントロールメモリ３から選択信号が発生され
てセレクタ２の選択人力Ｓに供給される。この選択人力
Ｓへ供給される選択信号は第１のタイミング信号Ｃ′ｏ
乃至Ｃ°３、デコーダ４の出力信号ＳＯ乃至Ｓｐ及びシ
フトレジスタ１０の出力ＱＯ乃至Ｑ３からの信号によっ
て上述の如くフリップフロップ回路１ｏ乃至１１ｇの内
容が時分−割的で且つ直列的に４回に分けて出力される
。

その直列出力は第７図に示すようなタイミング関係の第
２のタイミング信号ＣＯ乃至Ｃ３によって直並列変換回
路６に取り込まれ並列化される。

そして、並列化された信号は第３のタイミング信号Ｃ′
４によって出カバソファ７を介してＬＳＩの出力ピンに
出力される。

上述のような動作が各人力信号ｉＮ＃０乃至＃ｉＮ＃１
５毎に生ぜしめられる。

このように、本発明によれば、外部クロソクパルスの周
波数を高めることなく、セレクタを１個にして第１図に
示す従来方式のものと同等以上の作用効果を収めること
ができる。又、このような作用効果を収めるに当たって
、外部クロックパルスに応答してこれより周波数の高い
タイミングパルスを発生せしめるべく’ＬＳＩ素子の高
速性を遺憾なく有効に活用している。

なお、上記実施例においては、フリップフロップ回路１
ｏ乃至ｌＮ−１を設ける例について説明したが、入力信
号ｉＮ＃０乃至ｉ’Ｎ　＃’Ｎ　−１をセレクタ２がそ
れら入力信号の供給時間内に選択出力し終わることを限
度に、フリップフロップ回路１ｏ乃至ｌＮ−４を設けな
くともよい。

（ト）発明の効果 以上、述べたように、本発明によれば、■ＬＳＩ内部素
子の高速性を有効に活用することができ、 ■これにより、外部クロックパルスの周波数を高めるこ
となく、セレクタを１個にして従来方式のものと同等以
上の作用効果を収めることができる、等の効果が得られ
る。

【図面の簡単な説明】

第１図は従来回路を示す図、第２図Ｇ九第１図回路の動
作を説明するためのタイミングチャート、第３図は本発
明の一実施例を示す図、第４図は第、　３図実施例のコ
ントロールメモリの詳細図、第５図は第３図実施例の直
並列変換回路及び出カバソファの構成をより具体的に示
す図、第６図は第３図実施例のタイミング信号発生回路
の詳細図、第７図は第６図回路から発生されるタイミン
グパルスを示す図である。 図中、２はセレクタ、３はコントロールメモリ、６は直
並列変換回路、７は出カバソファ、５はタイミング信号
発生回路である。 第５図 Ｃ４ 第６図 第７図 ３ Ｃ４’

Claims (1)

1. 【特許請求の範囲】 ＋１＋　複数の入力に入る信号を複数の出力に対し予め
   決められた対応関係で出力する多重スイッチング方式に
   おいて、前記複数の入力に接続され選択信号に応答して
   これに対応する入力信号を予め決められた順序で直列に
   出力する単一のセレクタと、第１のタイミング信号、ア
   ドレス及びデータに応答して前記選択信号を発生するコ
   ントロールメモリと、第２のタイミング信号に応答して
   前記セレクタの直列信号を並列信号に変換する直並列変
   換回路と、第３のタイミング信号に応答して前記直並列
   変換回路の並列信号を並列に取り込み出力する出力バッ
   ファと、前記第１．第２及び第３のタイミング信号をこ
   れらの順序で発生するタイミング信号発生回路とを備え
   て複数の入力信号を予め決められた対応関係で複数の出
   力へ出力することを特徴とする多重スイ・ノチング方式
   。 （２）　前記タイミング信号発生回路は外部クロックパ
   ルスに応答して該外部クロックパルスの周期内に前記第
   １．第２及び第３のタイミング信号を発生するように構
   成されたことを特徴とする特許請求の範囲第１項記載の
   多重スイッチング方式。