JPS60244117A - 絶縁ゲ−ト型トランジスタまたは整流器のようなラツチ可能な素子の自己転流タ−ンオフ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電力スイッチング素子を確実にターンオフする
ための回路に関するものであり、更に詳しくは絶縁ゲー
ト型トランジスタおよび整流器のようなラッチ可能な電
力スイッチング素子の自己転流ターンオフ用の新規な回
路に関するものである。

絶縁ゲート型整流器（ＩＧＲ）とも呼ばれる絶縁ゲート
型トランジスタ（ＩＧＴ）が好ましい電力制御特性を持
っているということは周知である。

すなわち、この素子は（１）電力用電界効果トランジス
タと同様に、電圧で制御される素子であり、（２）飽和
電圧降下がバイポーラ電力トランジスタの電圧降下と同
様であり、通常の電力用電界効果トランジスタの電圧降
下より低い。現在、絶縁ゲート型トランジスタ（、ＩＧ
Ｔ）には好ましくないラッチ特性を有する。すなわち、
ＩＧＴ構造の中の寄生トランジスタが導通状態にラッチ
されて、素子のゲート・ソース間電圧の低下によって素
子の主電流のターンオフを制御するという能力が失なわ
れることがある。素子の保持電流、すなわちＩＧＴＩＩ
３！ｔがゲート駆動をほぼゼロにすることによりラッチ
状態から解放されるコレクタ・エミッタ間電流は、ラッ
チ現象を生じさせる電流レベルより２桁以上小さいこと
がわかった。したがって、２０アンペアのコレクタ電゛
流を導通している際にラッチ状″態になり得る典型的な
ＩＧＴ素子は、ゲート・エミッタ間電圧をほぼゼロにし
た状態ではコレクタ電流が０．２アンペアより小さくな
るまでラッチ状態から解放されない。しかし、この間じ
ＩＧＴ素子はゲート駆動をターンオン状態に維持してお
けば、約１０アンペアのコレクタ電流でラッチ状態から
解放されることができる。しかし、ゲート駆動をターン
オン状態に保つということは、素子をターンオフしたい
という希望に反する。コンデンサを備えた直流電源、交
流を整流した高リップルの電源のような形式の単極性電
源から負荷電力をスイッチングするために１個（または
並列接続された数個）のＩＧＴまたはＩＧＲを使用し、
′もしくは両極性交流電源から負荷電力をスイッチング
するためにこのような素子を複数個使用すると、通常の
電力用電界効果トランジスタを使用する場合に比べて電
力損失の点で著しく有利であるが、このような利点を生
かすにはラッチングの問題を解消する必要がある。ラッ
チングすなわちラッチ状態は種々の現象（始動時の突入
電流、電源の過渡現象、ゲート・エミッタ間電圧の異常
に急速な低下など）により生じるので、電力回路の設計
者は、ターンオフ状態にしようとするとき、ＩＧＴ素子
がラッチされていて、ゲート電極の駆動を除くことによ
ってターンオフできないことがわかる。ゲート・エミッ
タ間駆動電圧が除かれた後、素子がラッチ状態から解放
されてターンオフするためには、直流スイッチングの用
途では直流電源電流がラッチ電流値の約１％以下に低下
しなければならず、交流整流回路または両極性交流回路
では電源波形がほぼ自然の電流ゼロに達しなければなら
ない。前者の場合、ラッチ電流値の約１％以下に低下す
るということは実際の回路では殆んど起り得ない。いず
れの場合も、ＩＧＴまたはＩＧＲ電カヌカスイッチング
素子ッチングにより生じる過大な電流導通時間の間に消
費される過大な電力によって、負荷またはＩＧＴスイッ
チング素子が破壊されることがある。

したがって、ＩＧＴまたはＩＧＲ型の電力スイッチング
素子がラッチ状態にあるときそれを検出して、通常の保
持電流よりもずっと高いレベルの電流で素子をターンオ
フさせるための回路を提供することは非常に望ましい。

発　明　の　約 本発明によれば、ゲート電極とゲート電極の駆動信号に
よって制御される電流導通回路すなわち、被制御回路を
持つＩＧＴまたはＩＧＲ型の電力スイッチング素子を自
己転流ターンオフするための回路は、負荷電流に関連し
たパラメータ（たとえば素子の被制御回路の両端間の電
圧）を監視して、ラッチングされた状態を検出する手段
と、ゲート駆動信号の大きさを監視し、その大きさがス
イッチング素子の被制御回路を通る電流をターンオフす
るのに必要な充分低い値まで低下したことを検出る手段
と、ゲート駆動信号のターンオフ値および素子のラッチ
状態の両方が検出されたことに応答して、素子の正常な
保持電流よりも大きい、電流値で素子をターンオフする
ためにゲート駆動信号パルスを供給する手段とを有する
。

単極性電圧をスイッチングする素子に用いるための自己
転流ターンオフ回路の好ましい態様に於いては、一対の
比較器が素子のコレクタ電圧およびゲート電圧をそれぞ
れ別個に監視して、ゲート駆動電圧信号がターンオフ値
になっていてラッチ状態を表わすコレクタ電圧値が検出
された場合、所定の論理レベルをそれぞれ論理手段に供
給づる。

このとき論理手段は、スイッチング素子がラッチ状態か
ら解放されるまで、周期的にゲート信号の再印加と除去
を繰り返す。

複数のＩＧＴまたはｆＧＲ素子を使って同期的な交流電
圧を制御する他の好ましい態様では、各素子の被制御回
路の両端間の電圧を監視して、ラッチされた状態にある
素子を検出し、論理手段によりゲート駆動信号の印加と
除去を繰り返し行って、ラッチされたスイッチグ素子を
その正常な保持電流レベルよりかなり高い（典型的には
少なくとも１桁高い）電流レベルでターンオフする。

したがって、本発明の１つの目的はラッチされた電力ス
イッチング半導体、特に絶縁ゲート型トランジスタまた
は整流器を自己転流ターンオフするための新規な回路を
提供することである。

本発明のこの目的および伯の目的は図面を参照した以下
の説明により明らかとなろう。

３、発明の詳細な説明 まず第１図に於いて、本発明の好ましい実施例の回路１
０は単極性型［１２から負荷１１への電流の流れを制御
する絶縁ゲート型トランジスタ（ＩＧＴ）または絶縁ゲ
ート型整流器（ＩＧＲ）スイッチング素子１０′の自己
転流ターンオフのために使用される。説明のため、単極
性電源１２は可変直流電源１２ａを使用した試験電源で
あり、可変直流電源１２ａの負端子は電源共通端子１２
−１に接続されている。直流電源１２ａは抵抗値Ｒの充
電抵抗１２Ｃを介して容量値Ｃの直流線路コンデンサ１
２ｂを充電する。電源共通端子１２−１と電源出力端子
１２−２との間に接続された直流線路コンデンサ１２ｂ
の両端間の電圧は、ＩＧＴスイッチング素子１０′のタ
ーンオンおよびターンオフによってそれぞれ負荷１１の
両端間に接続および切断される。したがって、負荷１１
は単極性電源の出力端子１２−２から第１の制御回路端
子１０ａを介してスイッチング素”子コレクタ電極接続
用のゲート制御端子１０’ａに接続され、そして更にＩ
ＧＴスイッチング素子１０’のコレクタＮ極に接続され
ている。電源共通端子１２−１が回路共通電位端子１０
ｂに接続され、ＩＧＴスイッチング素子のエミッタ電極
がもう１つの回路共通電位端子１０’ｂに接続されてい
て、これにより電源とスイッチング素子間のリターン回
路を完成する。ＩＧＴスイッチング素子１０′のグ′−
ト電極はゲート制御端子１０′Ｃに接続されている。こ
のゲート制御端子１０’Ｃには、スイッチング素子のゲ
ート・エミッタ間制御電圧Ｖ（１０′Ｃ）が現われる。

本発明によれば、ｒＧＴまたはＩＧＲスイッチング素子
の被制御導通回路の負荷電流に関係したパラメータが、
第１の比較器１４を使用する第１の比較手段によって監
視される。監視されるパラメータは、図示した端子１０
′ａと１０′ｂとの間の電圧、または（図示しない直列
抵抗の両端間でサンプリングされる）素子１０′の陽極
電流またはコレクタ電流、または素子の被制御回路の電
流に関連した任意のパラメータとすることができる。電
圧を監視する図示の実施例では、比較器の反転（−ン入
力１４ａは電流制限抵抗１５を介して制御回路の端子ｉ
ｏ’ａに接続されている。比較器の他方の、非反転（＋
）入；／１１４１）には基準電位が与えられている。端
子１０′ａの電圧が入力１４．ｂの電圧より高いか低い
かに応じて、比較器の出力１４Ｃの電圧は第１の２進論
理値と第２の２進論理値との間で切り替わる。入力１４
ｂの電圧は、素子１０′の実際のターンオフ状態とター
ンオン状態とを区別できるような所定の値に選ばれる。

図示の実施例では、入力１４ｂの基準信号として、正の
回路動作電位子Ｖ、たとえば＋１５ボルトの動作電位を
使用した。これはターンオン状態の素子１０′の端子１
０′ａと１０′ｂとの間の順方向電圧降下すなわち飽和
電圧降下が入力１４ｂのこの基準信号のレベルを決して
超えないからである。したがって、スイッチング素子の
被制御回路の電圧である比較器の第１人力１４ａの電圧
が＋Ｖの値より小さい（素子がターンオンされている）
場合には、比較器の出力１４ｃの電圧は高レベルすなわ
ち論理１１１．１ルベルとなる。

人力１４ａの電圧が＋Ｖの電圧を超えている（素子１０
’がターンオフ状態にあることを示している）場合には
、比較器の出力１４Ｃの電圧は低レベルすなわち論理１
１０　＄ルベルとなる。

比較器の出力１４ｃの電圧は２人力アンド・ゲート１６
の第１人力１６ａに与えられる。したがって、この入力
の電圧Ｖ（１６ａ）は、電力スイッチング素子１０’が
正常に導通している場合は高レベルすなわち論理ＬＬ　
１１１レベルとなる。素子１０′がターンオフ状態にな
っている場合は、電圧Ｖ（１６ａ）は低レベルすなわち
論理ＩＩ　ＯＩ＋レベルとなる。

ゲート制御端子１０′Ｃの電圧Ｖ（１０’Ｃ）は遅延手
段１８の入力に供給される。この遅延手段１８は端子１
０’ｃと回路共通電位との間に直列接続された抵抗１８
ａおよび時間遅延コンデンサ１８ｂで構成されている。

抵抗１８ａの抵抗値とコンデンサ１８ｂの容ｆｆｉ値は
所望の遅延時定数が得られるように選択される。抵抗１
８ａとコンデンサ１８ｂとの間の結合点は、第２の比較
手段の一部を構成する別の比較器２００反転（−）入力
２０ａに接続されている。この比較器の残りの非反転（
＋）入力２０ｂは、抵抗２２ａおよび２２ｂで構成され
た基準分圧手段２２の出力結合点に接続されている。抵
抗２２ａは基準電圧ＶＲの端子１０ｄと比較器の入力２
０ｂの間に接続され、抵抗２２ｂは比較器の入力２０ｂ
と出力２０ｃとの間に接続されている。比較器の出力２
０ｃはアンド・ゲート１６の残りの入力１６ｂに接続さ
れている。端子１０ｄの基準電圧および、基準抵抗２２
ａ、２２ｂの値は、比較器２０の非反転入力２０ｂの電
圧がスイッチング素子１０′のゲート閾値電圧にほぼ等
しいか、またはそれより僅か低くなるように定められて
いる。端子１０ｄの基準電圧は回路動作電位子Ｖとする
ことができる。その場合、定常状態で端子１０′Ｃのゲ
ート電圧が素子１０’を充分にターンオンできる値にな
っているときに比較器出力２０Ｇの電圧が低レベルの論
理値になるように、抵抗２２ａと抵抗２２ｂの抵抗値の
比が調整される。

回路制御入力電圧Ｖ（入力）は入力端子１０ｃと回路共
通端子１０ｂとの間に供給される。端子１０ｃは２人力
オア・ゲート２４の第１の入力２４ａに接続されている
。２人力オア・ゲート２４の残りの入力２４ｂはアンド
・ゲート１６の出力１６ｃに接続されている。オア・ゲ
ートの出力２４Ｇはスイッチング素子のゲート電極（端
子１０’ｃ）に接続される。典型的には、オア・ゲート
２４の出力２４ｃは、ゲート電圧の変化速度（ｄｖ／ｄ
ｔ）を制御するための手段２６を介して端子１０′Ｃに
接続される。ｄｖ／ｄｔ制御回路手段（２６）としては
多くの形式が知られているが、図示の例では、１つの抵
抗２６′がオア・ゲートの出力２４Ｃと端子１０’ｃと
の間に接続されている。抵抗２６′の抵抗値を適当に選
択することによって、電カス・イッヂング素子１０’　
のゲート・エミッタ間容量を充電する速度、したがって
オア・ゲートの出力２４ｃの高レベルずなわち論理１１
１　ＩＩレベルに応答して素子１０’　をターンオンす
る速度が設定される。ターンオン用のゲートのｄＶ／ｄ
ｔ特性をこのように設定した後、時間遅延回路１８の時
定数を下記の作用が得られるように充分長い値に選定す
る。すなわち、制御電、極端子１０’が低レベル電圧に
あるとき第２比較器出力２０ｃの電圧が論理１１０１１
レベルから高レベルすなわち論理１１１１１レベルに上
昇する前に、オア・ゲートの出力２４Ｃの論理゛１″レ
ベルに応答してスイッチング素子１０′が通常のターン
オンを行うことができるように選ばれる。

入力電圧■（入力）が高レベル（図では＋■ボルトとし
である）になっているが、またはアンド・ゲート出力１
６Ｃが高レベルになっている場合、スイッチング素子の
ゲート電極が低レベルすなわち論理゛０″レベルを受け
るのは、入力制御電圧Ｖ（入力）が「オフコレベルたと
えば約Ｏボルトであると共に、アンド・ゲート出力１６
Ｃの電圧も低レベルたとえば約０ボルトである場合だけ
である。

次に、単極性電源１２から負荷１１を通って流れる電流
の流れを制御するための、１つのｔＧＴまたはＩＧＲス
イッチング素子１０’　に対する制御回路の動作を第１
図および第１ａ図乃至第１ｒ図を参照して説明する。

まずターンオン動作について説明する。ターンオン時点
ｔ０より前では、第１ａ図に示すように入力電圧■（入
力）は「オフ」レベルとなっており、これを低レベルす
なわち論理“０″レベルとして示しである。入力電圧が
充分な時間の間このレベルにあったとすると、第１ｂ図
に示すように端子ｉｏ’ｃのゲート電圧Ｖ（１０’Ｃ）
は低レベルすなわち論理ｄＮ　Ｏ１１レベルになってお
り、また第１ｅ図に示すようにアンド・ゲートの第２人
力１６ｂの電圧Ｖ（１６ｂ）である第２の比較器２０の
出力電圧は高レベルすなわち論理ｒＬ　Ｉ　ＩＴ（すな
わち＋Ｖ）レベルになっている。この場合、素子１０′
はターンオフ状態となっているので、素子のコレクタま
たは陽極電圧、すなわち第１Ｃ図に示す第１の比較器１
４の入力１４ａの電圧Ｖ（１４ａ）は電源出力端子１２
−２の電圧＋Ｖｓレベルに達しており、このため第１の
比較器の出力ずなわら第１ｄ図に示すアンド・ゲートの
第１人力１６ａの電圧Ｖ（１６ａ）は低レベルすなわち
論理ＩＩ　ＯＩ＋レベルになっている。少なくとも１つ
の入力たとえば入力１６ａが低レベルになっていると、
第１ｒ図に示すようにアンド・ゲートの出力１６ｃの電
圧Ｖ（１６（’、）は低レベルすなわち論理“′Ｏ″レ
ベルとなる。

ターンオン時点１ｏで、入力電圧Ｖ（入力）は高レベル
すなわち論理゛１′″レベル（＋Ｖ）に変えられ、時点
ｔｌ　までそのレベルに維持される。

時点ｔ１で、入力制御電圧パルス２５は低レベルすなわ
ち論理１１０　Ｉ＋レベルに戻る。時点１ｏにおける高
レベルすなわち論理１１１１１レベルに応答して、端子
１０’Ｃに於けるスイッチング素子１０′のゲート電極
の電圧は抵抗２６′と素子１０’のゲート・エミッタ間
入力容量によって前述の通り定められる時定数で上昇し
、部分２６ａで示すようにほぼ指数関数的に充電されて
、暫く後に充分な入力レベル２６ｂに達する。このよう
にして、短いターンオン遅延ｒａＪの後、すなわち時点
ｔＯ十ａに於いてに）で波形２６の各部分の時定数およ
び時間ａ、ｂ、ｃ等はすべてわかりやすくするため誇張
して描かれていることに留意されたい）、素子１０′は
ターンオンする。これにより、端子１０′ａと１０′ｂ
との間のコレクタ・エミッタ閤電圧は低レベルに下り、
第１の比較器の入力１４ａの電圧（第１Ｃ図）は部分２
７ａで低レベル２７ｂまで下る。電源出力端子１２−２
からの電流は、負荷１１、回路の端子１０ａ、１１５ｔ
よび１０１ａ間の接続、スイッチング素子１０′のコレ
クタ・エミッタ間回路、回路の端子１０′ｂおよび１０
ｂ間の接続を通って電源の端子１２−１に流れる。入力
１４ａの電圧低下に応答して、比較器１４はその出力１
４ｃの電圧を切り換え、このためアンド・ゲートの第１
の入力１６ａ　（７）電圧（第１ｄ図）は立上り２８ａ
で高レベルすなわち論理１１１　Ｉ＋レベル２８ｂに変
る。遅延手段１８により生ずる遅延によって、アンド・
ゲートの第２人力１６ｂは時点【。＋ａ＋ｔｄまで高レ
ベル２９ａにとどまり、この時点で論理１１０　、１１
レベル２９ｂに低下する。ここで、「、ｊｄＪは遅延手
段１８の遅延時間である。したがって、ターンオン用の
入力制御パルス２５゛の初めのある時間の間、アンド・
ゲートの出力１６ｃの電圧（第１ｆ図）はパルス３０ａ
で示すように論理”　１　”レベルとなる。このパルス
の前縁３０ａ−１は、時点１ｏに於ける入力制御パルス
の開始した後の時点ｔｏ、＋ａに生じ、このパルスの立
下り３０ａ−２は第・２の比較器の出力電圧の立下り２
９８′に応答して時点ｔｏ＋ａ　十ｔ、に生じる。この
立下りの時点は入力制御パルス２５が論理“０″レベル
に戻る時点ｔ１より前に生じるめで、パルス３０ａは一
般にゲート駆動電圧に実際上何ら影響を及ぼさないほど
充分短い。持続時間の非常に短い入力パルス２５が必要
な場合には、周知の論理回路を使うことによってパルス
３０ａを除去す、ることができる。

次に、正常なターンオフ動作について説明する。

この動作は時点ｔ１で始まる。時点【１で、入力パルス
２５が終り、入力電圧Ｖ（入力）が論理“°Ｏ°゛レベ
ルに下る。アンド・ゲートの出力１６Ｃ°の電圧は第１
ｆ図の部分３０ｂで前に論理１１０　ＩＴレベルに戻っ
ているので、オア・ゲート２４の両方の入力が論理″０
″レベルとなり、その出力２４Ｃは論理１１０　Ｉ＋レ
ベルとなる。第１ｂ図の部分２６ｃで示されるように端
子１０’Ｃにおけるスイッチング素子のゲート電圧は抵
抗２６′等の抵抵傾できまる時定数でほぼ回路共通電位
まで下り、素子１０’のゲート・エミッタ間容量が放電
される。ゲート電圧の部分２６Ｃはある時点【１＋Ｃま
で論理゛ＯＩ＋レベルに達しないが、それよりいくらか
前の時点ｔｌ＋ｂでスイッチング素子のゲートのターン
オフ閾値に達し、′このためスイッチング素子のコレク
タ電圧（第１Ｃ図）は立上り２７Ｃで電源電圧値ｖｓま
で上昇する。したがって第１の比較器の入力１４ａの電
圧が上昇して第１の比較器の出力１４ｃを低下させるの
で、アンド・ゲートの第１の入力信号（第１ｄ図）は立
下り２８ｃで論理（ｌ　Ｏ１１レベルに下る。アンド・
ゲートの第２人力１６ｂの電圧は部分２９ｂで表わすよ
うにまだ論理″゛Ｏ″Ｏ″レベルているので、ゲート出
力１６ｃの電圧は低レベルすなわち論理１１０１１レベ
ルのままとなり、オア・ゲートの出力電圧はその低レベ
ルに維持される。これにより、スイッチング素子１０′
は正常なターンオフ状態にとどまる。したがって、たと
え第２の比較器の出力２００が最終的に高レベルすなわ
ち論理゛１′ルベルに上昇しても（これはスイッチング
素子１０′がターンオフ状態であったときの波形部分２
９８に相当する）、この上昇は第１の比較器の出力１４
Ｃが低レベルすなわち論理１１０１１レベルに下った後
に生じるので、アンド・ゲートの出力１６Ｃは低レベル
すなわち論理Ｎ　Ｏ１１レベルにとどまり、正常なター
ンオフ・シーケンスに影響を及ぼさない。

次に、ラッチさねた状態でのターンオフ動作について説
明する。これも時点し１で始まるとする。

この時点ｔ１では、入力電圧パルス２５が論理“０″レ
ベルに戻る。端子１０’Ｃの電圧はこの場合も第１ｂ図
の部分２６ｃで示すように低下する。しかし、時点【１
＋ｂで、スイッチング素子１０′はラッチされた状態に
なっているとターンオフせず、立上り２７ｃは生じない
。そのかわりに、電圧Ｖ　（１４ａ　）は低レベルすな
わち論理１１０　Ｉ＋レベル２７ｄにとどまる。素子１
０′はラッチされた状態にあるので端子１０ａおよび１
０′ａ並びに入力１４ａの電圧は（第１Ｃ図の破線で示
すような）電源電圧Ｖ５のレベル２７′に上昇しない。

第１の比較器の出力１４Ｇの電圧が高レベルすなわち論
理１１１１１レベルにとどまるので、アンド・ゲートの
第１の入力１６ａの電圧は立下り２８Ｃを生じることな
く高レベルすなわち論理１１１１１レベル２８ｄにとど
まる。

ゲート電極に対する端子１０′Ｃに於けるゲート電圧の
低下は遅延手段１８によって遅延されるので、第２の比
較器２０の出力２００はｔ２＝ｔ＋＋Ｃ＋ｔｄで電圧状
態が変る。このようにして時点ｊ２（時点ｔｌ＋ｃより
後）に於いて、第２の比較器の入力２０ａの電圧が充分
低いレベルまで下ったことにより、第１ｅ図の立上り２
９Ｃとその後の論理１１１　Ｉ＋レベル部分２９ｄで示
すように第２の比較器の出力２０Ｃしたがってアンド・
ゲートの第２の入力１６ｂが高レベルすなわち論理ＩＩ
　Ｉ　Ｉ＋レベルに上昇する。立上り２９Ｇとアンド・
ゲートの入力１６ａに既にある論理″′１′ルベルとの
組み合わせにより、アンド・ゲートの出力１６ｃの電圧
（第１ｆ図）は立上り３０Ｃを生じて、高レベルすなわ
ち論理ＩＩ　Ｉ　Ｉ＋レベル３０ｄになる。このため、
たとえ入力制御電圧Ｖ（入力）が低レベルすなわち論理
１１０１１レベルにとどまっていても、オア・ゲートの
入力２４ｂに現在存在するアンド・ゲートからの論理Ｉ
Ｉ　Ｉ　Ｉ＋レベルがゲート２４を介して伝えられるの
で、端子１０′Ｃにおけるスイッチング素子のゲート入
力電圧が（部分２６ｄで）レベル２６ｅまで上昇して、
スイッチング素子のゲート電極を再びターンオンする。

スイッチング素子１０′の被制御回路は実際にはゲート
が再びターンオンされたことに応答しない。というのは
、素子の被制御回路がほぼ飽和状態にラッチされている
からである。したがって、アンド・ゲートの第１の入力
１６ａの電圧は論理１１１１１レベル部分２８ｄにとど
まっている。しかし、ゲート駆動電圧Ｖ（１０’ｃ）が
部分２６ｅの論理ＩＩ　Ｉ　ＩＩレベルに上昇するのに
応答して、遅延回路１８の出力電圧が上昇し始め、最終
的に時点ｔ３　＝　ｔ２　＋Ｃ＋　ｔｄであるレベルに
達して比較器２０を切り換える。これにより、アンド・
ゲートの第２の入力１６ｂの電圧が立下り２９ｅで低下
し、論理゛Ｏ＋＋レベル２９「となる。アンド・ゲート
１６の両方の入力がもはや論理１１１１１レベルでない
ので、出力１６Ｃしたがってオア・ゲートの第１の入力
２４ｂが立下り３０ｅで低レベルすなわち論理゛″００
パレベルｆに低下し、スイッチング素子のゲート駆動電
圧をオフにする。

ゲート駆動電圧は部分２６ｆで示すようにゼロに向って
低下し、その後のある時点ｔ３＋ｂでゲート駆動電圧は
再びゲート閾値より″下り、素子１０′は再びターンオ
フする筈である。素子１０’　がこのどき実際にターン
オフすると、端子１０ａおよび１０’ａの電圧したがっ
て第１の比較器の入力１４ａの電圧が立上り２７ｅで電
源電圧レベル２７′に上昇する。その後、・素子は「オ
フ」状態となる。説明のため、素子電流がラッチ電流値
の約５０％に減少しないものと仮定し、また素子が再び
ラッチ状態にとどまって、時点ｔ、＋ｂにターンオフし
ないものと仮定する。この場合、ゲート電圧の立下りは
遅延手段１８で遅延され、ある時点ｂ　（ｔ４＝　ｈ　
＋Ｃ＋　Ｌ＋　）で第２の比較器の入力２０ａの電圧が
充分低い値まで再び低下し、比較器の出力２０Ｃしたが
ってアンド・ゲートの第２の入力１６ｂは立上り２９Ｑ
で高レベルすなわち論理４１１　Ｉ＋レベル２９ｈにな
る。アンド・ゲートの第１の入力電圧Ｖ（１６ａ）は高
レベル２８ｄにとどまっているので、アンド・ゲートの
出力１６Ｇしたがってオア・ゲートの入力２４ｂの電圧
は立上り３０ｇで再び高レベルすなわち論理＋１１　Ｉ
＋レベル３０ｈに上昇する。これに応答して、素子のゲ
ート電圧は再び時点ｔ４で部分２６ｇの変化を開始し、
時点ｔ４＋ｃまでに高レベルすなわち論理ｒｒ　１　＋
＋レベル２６ｈに上昇する。

素子はまだラッチされているので、ゲート電極のこの第
２の補助的なターンオンは目に見える効果を及ぼさない
。しかし、端子１０’Ｃの電圧上昇に応答して、第２の
比較器の入力２０ａの遅延電圧が上昇し、第２の比較器
出力２０Ｇの電圧が時点ｔ５＝　ｔ４　＋ｃ＋ｔｄで低
下する。アンド・ゲートの第２の入力１６ｂの電圧の低
レベルすなわち論理ｔＬ　Ｏ１１レベル２９ｊへの立下
り２９１に応答して、アンド・ゲートの出力電圧は立下
り３０１で低レベルすなわち論理ＩＩ　ＯＩＩレベル３
０ｊとなる。この論理１１０７ルベルはオア・ゲート入
力２４ｂに与えられて、再びスイッチング素子のゲート
駆動が除かれる。このとき説明めため、負荷を通る電流
が正常なターンオフ動作を生じさせるのに充分な値まで
減少したものと仮定する。たとえば、ピーク負荷電流２
０アンペアに対して負荷電流が１０アンペアになってお
り、これはゲート駆動をゼロにしたターンオフ状態での
ラッチ保持電流（約０．２アンペア）に比べてまだ１桁
以上大きい。したがって、素子のゲート電極が駆動され
ているので、ラッチ保持電流状態にならず、そして素子
電流がラッチ電流値の約半分に低下しているとき、ゲー
ト電圧の立下り２６ｉ　（ＦＩｂ図）に応答して、スイ
ッチング素子は実際にターンオフする。第１の比較器の
入力１４ａのコレクタ電圧は、このとき（立上り２７ｉ
で）電′ｒＡ電圧値２７ｊに上昇する。スイッチング素
子１０’　が実際にターンオフしたことに応答して、第
１の比較器の出力電圧したがってアンド・ゲート第１の
入力１６ａの電圧が最終的に立下り２８ｉで論理゛０″
レベル２８ｊになる。第１の比較器の入力１４ａの電圧
は高レベル２７ｊにとどまるので、入力１６ａは低レベ
ル２８ｊにとどまり、ゲート出力１６Ｃは低論理レベル
３０ｊにとどまる。その後の時点（ｂ　＋Ｃ＋　ｔｄ）
に、遅延したゲート駆動の立下りによって第２の比較器
の出力２０ｃすなわちアンド・ゲート人力１６ｂに立上
り２９ｋが生じ、その後高レベルすなわち論理１１１１
１レベル２９８′に保持される。これにより、今ターン
オフしたスイッチング素子とそのターンオフ回路１０の
中の信号値はすへて初期状態に戻り、その後スイッチン
グ素子１０′の次のターンオンを行うことができる。

このように、ＩＧＴまたはｆＧＲのような形式のラッチ
可能なゲート駆動スイッチング素子がラッチされた状態
にある場合、これを自己転流ターンオフする回路１０は
周期的にスイッチング素子のゲート制御電極に（遅延手
段１８および（使用している場合には）ｄｖ／ｄｔ手段
２６の遅延特性によって定まる持続時間を持つ）比較的
短い電圧パルスを印加し、ラッチされた素子の電流がラ
ッチ電流値の所定の％に相当する、ゲート駆動ターンオ
フ電流に低下するまで、このゲート電圧パルスを繰り返
し印加し続ける。このゲート駆動ターンオフ電流になっ
たどき、周期的に印加されるゲート・パルス信号は、ス
イッチング素子の自己ラッチ解放電流まｌ〔は保持電流
よりかなり大きい°（普通１桁以上大きい）負荷電流で
、ラッチされたスイッチング素子をターンオフする。（
ｌｌｆ図でパルス３０−１．３．０−２等で表わされる
）周期的なパルスの持続時間は索子１０’のスイッチン
グ速度能力に応じてかなり狭くできるので、素子１０′
がラッチされても比較的短時間でターンオフすることが
できる。これにより、自己ラッチ解放ターンオフによる
方法の場合の過大な電力消費と比べて、スイッチング素
子１０’　または関連する負荷１１の中の電力消費の追
加分は最小限となる。

前述したように、両極性交流電源１２′により負荷１１
を駆動する場合、本発明による自己転流　、ターンオフ
回路を使うこ゛とができる。交流型８！１２′を使う場
合は、１つの単極性スイッチング素子１０’を第２ａ図
および第２ｂ図に示すように少なくとも１対のスイッチ
ング素子に置き換えなければならない。第２ａ図および
第２ｂ図で、一対のＩＧＴまたはＩＧＲスイッチング素
子１０’−１および１０’−２のゲート電極は共通ゲー
ト制御端子１０’Ｃに接続され、エミッタまたは陰極電
極は回路共通端子１０′ｂに接続されている。

一方のスイッチング素子たとえば素子ｉｏ’−ｉのコレ
クタまたは陽極電極は第１の端子１０′ａ−１を介して
第１の負荷−電源接続端子１０ａ　−１に接続され、他
方の素子たとえば素子１０′−２のコレクタまたは陽極
電極はもう１つの端子１０’ａ−２を介して爾”２の負
荷−電源接続端子１０ａ−２に接続されている。索子１
０’　−１および１０’−２の各々の被制御回路には逆
極性の一方向導通素子、たとえば逆方向導通用のダイオ
ード１０’−１８および１０’−２８がそれぞれ並列接
続されている。

端子１０ａ−１と１０８−２との間で、負荷１１と交流
電＋１１１２’　との間に直列接続されたスイッチング
Ｓが閉じられていると、そのときコレクタ電圧または陽
極電圧が正になっている素子１０′−１，１０’−２の
内の１つが端子１０′Ｃのゲート駆動信号に応答して導
通する。このとき、他方の素子の両端間に接続された逆
方向導通用ダイオードが導通して、回路を完成する。図
に於いて、ある時点に電源１２′のスイッチ側の電圧が
正であれば、電源１２′からの電流が開成されたスイッ
チＳ１負荷１１、端子１０ａ−１、端子１０’ａ−１、
スイッチング素子１０’−１（正しいゲート制御電圧が
端子１０′Ｃに加えられている場合）、このとき、順方
向バイアスされているダイオード１０’−２８，端子１
０’ａ−２、および端子１０ａ−２を介して流れて電源
１２′に戻る。

第２ａ図に示す一実施例では、第１の比較手段は一対の
比較器１４−１および１４−２で構成される。これらの
比較器の非反転（＋）人力１４−１ｂ、１４−２ｂは比
較器基準電位（回路動作電位子Ｖ）に接続されており、
反転（−）入力１４−Ｉａ　、１４−２ａはそれぞれ電
流制限抵抗１５−１．１５−２を介して対応するスイッ
チング素子のコレクタまたはｌｌｊ！極端子１０’　ａ
−１，１０′ａ−２に接続されている。比較器出力１４
−１０．１４−２０は２人力アンド・ゲート３２の入力
３２ａ、３２ｂにそれぞれ接続され、アンド・ゲート３
２の出力３２ｃは後続のアンド・ゲート１６（第１図）
の第１人力１６ａに接続されている。比較器１４−１．
１４−２にそれぞれ対応するダイオード１０’　−１ａ
　１’　１０’−２ａが導通ずることによって、比較器
の反転入力に現われる瞬時負電圧は回路共通電位に対し
て１つのダイオードの電圧降下分を超えて負になること
はない。

導通しているダイオードに対応する比較器は電源１２′
の波形のその極性の半サイクル部分の間、実質的に不動
作となる。他方の比較器に対応するスイッチング素子の
両端間に接続された保護ダイオードは逆バイアス状態と
なり、この比較器は対応するイツチング゛素子から正し
い極性のコレクタ電圧または陽極電圧を受けて、前述し
た１つの比較器１４と同様に動作する。一方または他方
の比較器の出力１４−１ｃまたは１４−２ｃが電源サイ
クル中の特定の時点に低レベルに切り換わるかも知れな
いので、アンド・ゲート３２はいずれか一方の比較器の
出力の遷移をアンド・ゲート人力１６ａに伝える。

単極性または両極性の電源に対する自己転流ターンオフ
回路１０は、１つまたは２つの第１の比較器１４、第２
の比較器２０．ゲート１６．２４および３２、所望のｄ
Ｖ／ｄｔ制御回路２６、遅延手段１８、ならびに基準手
段２２を単一の多リード集積回路に形成し、この集積回
路に回路共通電位と動作電位子Ｖ、および入力信号Ｖ（
入力）を供給し、この集積回路から付加的な端子にスイ
ッチング素子ゲート制御信号を供給し、かつ１つ以上の
外部スイッチング素子１０’のコレクタまたは陽極電圧
を監視する端子を設けることによって実施できるが、集
積回路形式であっても、また交流電源と共に利用される
個別部品形式の回路であってもコストを低減することが
望ましい。第２”ｂ図の回路に示すように極性検知オア
入力手段３４を追加することによって、第１の比較器１
４を１つとすることができる。この場合、オア入ノ〕手
段は第１および第２の電源極性検知ダイオード３４ａお
よび３４ｂを含む。検知ダイオード３４ａおよび３４ｂ
の陽極は対応するスイッチング素子のコレクタまたは陽
極端子１０’ａ−１および１０′ａ−２にそれぞれ接続
されており、陰極はともに１つの比較器の反転入力１４
ａに設けられた抵抗３４ｃの一方の端子に接続されてい
る。抵抗３４Ｃの他方の端子は回路共通電位に接続され
ている。

電流制限抵抗１５は一方の端子が抵抗３４ｃとダイオー
ド３４ａおよび３４ｂとの結合点に接続され、他方の端
子が入力１４ａに接続されている。

動作について説明すると、一方のスイッチング素子のコ
レクタまたは陽極電位が負電位であるときは、ダイオー
ド３４ａ　１３４ｂの内の対応する一方のダイオードが
逆バイアスされる。他方の素子のコレクタまたは陽極電
極に正電位が存在するので（これは電源電圧のゼロ交差
近傍の非常に短い時間を除いて、電源波形半サイクルの
ほぼ全期間にわたって生じる）、ダイオード３４ａ　１
３４ｂの内の他方のダイオードが順方向バイアスされる
。

これにより、抵抗３４ｃの両端間に発生し、かつ比較器
人力１４ａに存在する電圧は導通している素子の実際の
コレクタまたは陽極の電圧から１つのダイオード電圧降
下分だけ低くなった電圧になる。通常、回路動作電位子
Ｖは、比較器１４がその出力１４ｃの電圧を切り換える
ときの電圧がダイオード３４ａまたは３４ｂの両端間の
電圧降下により著しく影響されないような値になってい
る。

しかし特定の回路で必要であれば、破線で、示す付加的
なダイオード３６を抵抗３８とともに動作電圧＋■の源
と比較器基準電圧入力１４ｂとの間に追加することがで
きる。これにより、順方向バイアスされたダイオード３
６の電圧降下はそのとき導通しているダイオード３４ａ
　、３４ｂの内の一方の両端間の電圧降下を補償する。

以上、ラッチされた絶縁ゲート型トランジスタまたは絶
縁ゲート型整流器のような電力スイッチング素子を自己
転流ターンオフするための新規な回路についていくつか
の実施例を参照して説明したが、当業者には多くの変形
および変更を行うことができることは明らかであろう。

したがって、本発明は説明のため示した特定の実施例に
よって限定されるものでなく、請求範囲によって制・限
されるべきである。

【図面の簡単な説明】

第１図は絶縁ゲート型の電力スイッチング素子、負荷お
よび単極性電源に接続された本発明による自己転流ター
ンオフ回路の一実施例を示し、本発明の動作の基本原理
の説明に有用な回路図である。 第１ａ図乃至第１ｆ図は第１図の回路の中の種々の点の
信号電圧波形を同じ時間軸上に示す波形図である。第２
ａ図および第２ｂ図は両極性交流電圧を関連する負荷に
対してスイッチングするために複数の素子を用いるよう
に構成した第１図の回路の一部分の回路図である。 （主な符号の説明） １０・・・自己転流ターンオフ回路、 １０’・・・スイッチング素子、 １１′・・・負荷、 １２・・・単極性電源、 １２′・・・両極性交流電源、 １４・・・第１の比較器、 １４−１．１４−２・・・一対の第１の比較器、１５・
・・電流制限抵抗、 １６・・・アンド・ゲート、 １８・・・時間遅延手段、 ２０・・・第２の比較器、 ２２・・・基準分圧手段、 ２４・・・２人力オア・ゲート、 ２６　・ａｖ／　ｄｔ制御手段、 ３２・・・２人力アンド・ゲート、 ３４・・・極性検知オア入ノコ手段。 特許出願人

Claims (1)

1. 【特許請求の範囲】 （１）　制御電極とこの制御電極の駆動信号のノきさに
   よって電流の流れが制御される被制御回層を持ち、この
   被１１ＪＩ１１回路は、比較的高い電流レバルで導通状
   態にラッチされて、たとえ制御電極σ駆動信号がターン
   オフ値になっても被制御回路ｅ電流が上記ラッチ電流に
   比べてかなり小さい保Ｖ電流値に減少するまではラッチ
   状態に保持されたままになる特性を有している形式の電
   力スイッチング素子を自己転流ターンオフするための回
   路に於いて、上記スイッチング素子の上記被制御回線の
   負荷電流に関連したパラメータを監視して、俵なくとも
   ラッチ状態の検出に応答して第１の信号を発生するパラ
   メータ監視手段と、上記制御電極の信号の大きさを監視
   して、上記スイッチング素子を通る電流のターンオフお
   よびターンオンをそれぞれ要求するのに充分な上記制御
   電極信号の第１の大きさおよび第２の大きさの検出に応
   答して、？　それぞれ第１の状態および第２の状態の第
   ２の信号を発生する制御電極信号監視手段と、上記第２
   の信号の２つの状態の内の選ばれた一方の状態および上
   記第１の信号の両方が存在することに応答１　して制御
   電極信号パルスを供給して、素子保持電流より大ぎな電
   流で上記スイッチング素子をター［゛ンオフさせ志パル
   ス供給手段とを有することを特：　徴とする電力スイッ
   チング素子の自己転流ターンオフ回路。 （２、特許請求の範囲第（１）項記載の自己転流ターン
   オフ回路に於いて、上記スイッチング素子が上記保持電
   流より１桁以上大きな電流値でターンオフさせられる自
   己転流ターンオフ回路。 （３）　特許請求の範囲第（１）項記載の自己転流ター
   ンオフ回路に於いて、上記パルス供給手段が、上記スイ
   ッチング素子のターンオンおよびターンオフを制御する
   ための外部信号を受信する外部信号受信手段と、上記外
   部信号受信手段にターンオン信号が存在すること、また
   は上記制御電極駆動信号がターンオフ状態にある場合に
   上記第２の信号状態の内の上記一方の状態と上記第１の
   信号がともに存在することに応答して、上記スイッチン
   グ素子をターンオンさせるのに充分な大きさの上記制御
   電極信号を供給する信号供給手段とを有する自己転流タ
   ーンオフ回路。　、 （４）　特許請求の範囲第（３）項記載の自己転流ター
   ンオフ回路に於いて、上記パルス供給手段が更に上記制
   御電極信号の変化速度を制御する手段を含んでいる自己
   転流ターンオフ回路。 （５）　特許請求の範囲第（３）項記載の自己転流ター
   ンオフ回路に於いて、上記信号供給手段が、上記第１の
   信号を受信する第１の入力、上記第２の信号を受信する
   第２の入力、および出力をそなえたアンド・ゲートと、
   上記アンド・ゲートの出力に接続された第１の入力、上
   記外部信号受信手段に接続された第２の入力、および上
   記制御電極信号を送出する出力をそなえたオア・ゲート
   とで構成されている自己転流ターンオフ回路。 （６）　特許請求の範囲第（１）項記載の自己転流ター
   ンオフ回路に於いて、上記パラメータ監視手段が上記素
   子の上記被制御回路の両端間の電圧を監視する電圧監視
   手段で構成されている自己転流ターンオフ回路。 （７）　特許請求の範囲第（６）項記載の自己転流ター
   ンオフ回路に於いて、上記電圧監視手段が、上記素子の
   上記被制御回路の両端間の電圧を受ける反転入力、非反
   転入力、および上記第１の信号が現われる出力をそなえ
   た第１の比較器と、この比較器の上記非反転入力に接続
   されていて、上記スイッチング素子のターンオン状態お
   よびラッチ状態の両方に於ける上記スイッチング素子の
   上記被制御回路の両端間の最大電圧を設定する大きさの
   基準電圧を上記非反転入力に供給する基準電圧供給手段
   とで構成されている自己転流ターンオフ回路。 （８）　特許請求の範囲ｊｌ’！（７）項記載の自己転
   流ターンオフ回路に滑いて、上記第１の比較器の上記反
   転入力と上記素子との間に電流制限抵抗が接続されてい
   る自己転流ターンオフ回路。 ”（９）　特許請求の範囲第（１）項記載の自己転流タ
   ーンオフ回路に於いて、上゛記制御黄極信号監視手段が
   、反転入力、非反転入力、および上記第２の信号が送出
   される出力をそなえた第２の比較器と、上記スイッチン
   グ素子を上記被制御回路の導通状態および非導通状態と
   の間で切り換えるべき上記制御電極信号の大きさを設定
   するために上記非反転入力に基準電位を供給する手段と
   、上記制御電極信号の大きさの変化を所定時間だけ遅延
   させて、この遅延した信号を上記第２の比較器の反転入
   力に印加する時間遅延手段とで構成されている自己転流
   ターンオフ回路。 （１０）　特許請求の範囲第（１）項記載の自己転流タ
   ーンオフ回路に於いて、上記電力スイッチング素子が単
   極性電源から負荷を通って流れる電流を制御するための
   ものである自己転流ターンオフ回路。 （１１〉　特許請求の範囲第（１）項記載の自己転流タ
   ーンオフ回路に於いて、両極性電源から負荷を通って流
   れる電流を制御する回路構成に複数個の上記スイッチン
   グ素子が配置されており、上記複数個のスイッチング素
   子の各々の上記制御電極信号を受ける制御電極をそなえ
   、更に上記複数個のスイッチング素子の各々に対応して
   設けられて、対応する上記素子の被制御回路の両端間に
   正しくない極性の電圧が印加されないようにする手段が
   含まれており、そして上記パラメータ監視手段が、上記
   複数個のスイッチング素子の内の対応する各素子の被制
   御回路の両端間に予め選択された正しい極性の電圧が印
   加されていることに応答して上記第１の信号を発生する
   第１信号発生手段を有する自己転流ターンオフ回路。 （１２、特許請求の範囲第（１１）項記載の自己転流タ
   ーンオフ回路に於いて、上記第１信号発生手段が、反転
   入力、非反転入力、および上記第１信号が現われる出力
   をそなえた比較器と、上記複数個のスイッチング素子の
   いずれか１つがターンオン状態またはラッチ状態になる
   被制御回路の最高電圧を規定する大きざの信号を上記比
   較器の非反転入力に供給する手段と、上記複数個のスイ
   ッチング素子のうち両端間に上記の正しい電圧極性が印
   加された素子の被制御回路にだけ上記比較器の反転入力
   を接続する接続手段とで構成されている自己転流ターン
   オフ回路。 （１３）　特許請求の範囲第（１１）項記載の自己転流
   ターンオフ回路に於いて、上記接続手段が、上記反転入
   力と回路共通電位との間に接続された抵抗素子、および
   複数個の類似した一方向導通素子を含み、各一方向導通
   素子は上記複数個のスイッング素子の内の対応する素子
   の非共通電位端子と上記比゛較器の反転入力との間に接
   続されていると共に、対応するスイッチング素子の被制
   御回路に上記の正しい電圧極性が印加された場合にだけ
   導通できるような極性に接続されている自己転流ターン
   オフ回路。 （１４）　特許請求の範囲第（１１）項記載の自己転流
   ターンオフ回路に於いて、上記第１信号発生手段が、上
   記複数個のスイッチング素子の内の対応する素子の被制
   御回路の両端間の電圧を受ける反転入力、共通に接続さ
   れた非反転入力、および出力をそれぞれそなえた複数個
   の類似した比較器と、ターンオン状態およびラッチ状態
   の一方の状態にあるスイッチング素子に対する上記被制
   御回路電圧の最大値を設定する大きさの共通基準信号を
   上記比較器のすべての非反転入力に供給する手段と、上
   記複数個の比較器の内のいずれかの出力が所定状態にな
   っている場所に上記第１の信号を発生する手段°とで構
   成されている自己転流ターンオフ回路。 （１５）　特許請求の範囲第（１４）項□記載の自己転
   流ターンオフ回路に於いて、上記第１の信号を発生する
   手段が上記複数個の比較器と同数の複数個の入力をそな
   えたアンド・ゲートであり、このゲートの各々の入力が
   対応する上記比較器の出力に接続されている自己転流タ
   ーンオフ回路。