JPS60244867A - 電圧弁別回路 - Google Patents
電圧弁別回路Info
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- JPS60244867A JPS60244867A JP10208984A JP10208984A JPS60244867A JP S60244867 A JPS60244867 A JP S60244867A JP 10208984 A JP10208984 A JP 10208984A JP 10208984 A JP10208984 A JP 10208984A JP S60244867 A JPS60244867 A JP S60244867A
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- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は複数のアナログ入力電圧のうち、最も電圧の高
い入力電圧または最も低い入力電圧と等しい電圧を取出
せる電圧弁別回路に関する。
い入力電圧または最も低い入力電圧と等しい電圧を取出
せる電圧弁別回路に関する。
（従来の技術）
従来の演算増幅器を応用した入力アナログ電圧の最大値
を弁別する電圧弁別回路として第１図に示すものが知ら
れている。同図において、演算増幅器Ａ１〜Ａ３の出力
はそれぞれダイオードＤ４〜Ｄ６のアノードにそれぞれ
導かれ、そのカソードは共通接続されて出力端子４に接
続されている。
を弁別する電圧弁別回路として第１図に示すものが知ら
れている。同図において、演算増幅器Ａ１〜Ａ３の出力
はそれぞれダイオードＤ４〜Ｄ６のアノードにそれぞれ
導かれ、そのカソードは共通接続されて出力端子４に接
続されている。
この出力端子４は上記演算増幅器へ１〜Ａ３の負入力端
子に保護用抵抗１０〜１２を介して負帰還接続されてい
る。この演算増幅器Ａ１〜ＡＩの正入力端子には入力端
子１〜３からアナログ入力電圧がそれぞれ印加される。
子に保護用抵抗１０〜１２を介して負帰還接続されてい
る。この演算増幅器Ａ１〜ＡＩの正入力端子には入力端
子１〜３からアナログ入力電圧がそれぞれ印加される。
ダイオードＤ４〜Ｄ６は負帰還ループ内に挿入されてい
ることになるので、ダイオードの順方向電圧ＶＦは無視
できる。ダイオードＩ）４〜Ｄ６のカソードは共通接続
されているので、入力１〜３のうち最も高い電圧が印加
されている演算増幅善人！〜Ａ３のうちの１つ１例えば
Ａ、は電圧フォロワとして働く。しかし、残シの演算増
幅器Ａ１゜Ａ、は正入力端よシ負入力端の電位の方が高
いため出力は負電源側に飽和して、その演算増幅器ＡＩ
。
ることになるので、ダイオードの順方向電圧ＶＦは無視
できる。ダイオードＩ）４〜Ｄ６のカソードは共通接続
されているので、入力１〜３のうち最も高い電圧が印加
されている演算増幅善人！〜Ａ３のうちの１つ１例えば
Ａ、は電圧フォロワとして働く。しかし、残シの演算増
幅器Ａ１゜Ａ、は正入力端よシ負入力端の電位の方が高
いため出力は負電源側に飽和して、その演算増幅器ＡＩ
。
ＡＩの出力端に接続されているダイオードＤ４゜Ｄｓは
逆バイアスとな多出力から切離される。これによシ、多
数のアナログ入力電圧の内の最大電圧が出力される。
逆バイアスとな多出力から切離される。これによシ、多
数のアナログ入力電圧の内の最大電圧が出力される。
しかし、入力数が多くなった場合には、１チヤンネル当
たりに１個の演算増幅器、１個のダイオード及び１個の
抵抗がそれぞれ必要となり、この回路を集積化する場合
にもかなシの規模にな勺、コスト高になるという欠点が
ある。
たりに１個の演算増幅器、１個のダイオード及び１個の
抵抗がそれぞれ必要となり、この回路を集積化する場合
にもかなシの規模にな勺、コスト高になるという欠点が
ある。
（発明の目的）
本発明の目的は、上記欠点を除去し、少ない素子数で構
成することができ高密度集積回路化に適した。高精度の
電圧弁別回路を提供することにある。
成することができ高密度集積回路化に適した。高精度の
電圧弁別回路を提供することにある。
（発明の構成）
本発明の電圧弁別回路は、複数の電圧入力端子と、コレ
クタが共通接続されペースが前記電圧入力端子にそれぞ
れ接続された複数個の第１のトランジスタ群と、エミッ
タが前記第１のトランジスタ群のエミ、りのすべてに■
接に共通接続してもしくはそれぞれダイオード′ｔ−介
して共通接続して前記第１のトランジスタ群と差動増幅
器を構成する第２のトランジスタと、前記第２のトラン
ジスタのエミ、りと第１のトランジスタ群のエミッタと
の共通接続点と電源との間に接続する第１の定電流源と
、前記第１のトランジスタ群の共通接続されたコレクタ
と前記第２のトランジスタのコレクタとに接続して前記
第１のトランジスタ群と第２のトランジスタとの差動出
力をシングルエンド出力に変換する能動負荷と、該能動
負荷の出力から”ｍ 記第２のトランジスタのペースへ
帰還をかける帰還素子と、前記能動負荷と帰還素子との
共通接続点に接続する出力端子とを含んで構成される。
クタが共通接続されペースが前記電圧入力端子にそれぞ
れ接続された複数個の第１のトランジスタ群と、エミッ
タが前記第１のトランジスタ群のエミ、りのすべてに■
接に共通接続してもしくはそれぞれダイオード′ｔ−介
して共通接続して前記第１のトランジスタ群と差動増幅
器を構成する第２のトランジスタと、前記第２のトラン
ジスタのエミ、りと第１のトランジスタ群のエミッタと
の共通接続点と電源との間に接続する第１の定電流源と
、前記第１のトランジスタ群の共通接続されたコレクタ
と前記第２のトランジスタのコレクタとに接続して前記
第１のトランジスタ群と第２のトランジスタとの差動出
力をシングルエンド出力に変換する能動負荷と、該能動
負荷の出力から”ｍ 記第２のトランジスタのペースへ
帰還をかける帰還素子と、前記能動負荷と帰還素子との
共通接続点に接続する出力端子とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第２図は本発明の第１の実施例の回路図である。
この実施例は、電圧入力端子１．２にそれぞれ入力され
る入力電圧のうち高い方の電圧を出力する電圧弁別回路
の実施例である。
る入力電圧のうち高い方の電圧を出力する電圧弁別回路
の実施例である。
この第１の実施例は、２個の電圧入力端子１゜２と、コ
レクタが共通接続されペースが電圧入力端子１．２にそ
れぞれ接続された２個の第１のトランジスタ群Ｑ１．Ｑ
箕と、エミッタが第１のトランジスタ群Ｑ１．Ｑ＊のエ
ミッタのすべてにそれぞれダイオードＤＩ ＊ Ｄｚ
＃ Ｄｓ ？介して共通接続して第１のトランジスタ群
Ｑ１− Ｑｚ と差動増幅器を構成する第２のトランジ
スタＱ３と、第２のトランジスタＱｓのエミッタと第１
のトランジスタ群Ｑ１．Ｑｚのエミッタとの共通接続点
Ｎ１と負電源端子６との間に接続する第１の定電流源■
１と、第１のトランジスタ群Ｑ１．（ｈの共通接続され
たコレクタと第２のトランジスタＱ３のコレクタとに接
続して第１のトランジスタ群と第２のトランジスタとの
差動出力全シングルエンド出力に変換するトランジスタ
Ｑ＜ 、Ｑｓから成る能動負荷と、この能動負荷の出力
から第２のトランジスタのペースへ帰還をかける帰還素
子Ｑ６と。
レクタが共通接続されペースが電圧入力端子１．２にそ
れぞれ接続された２個の第１のトランジスタ群Ｑ１．Ｑ
箕と、エミッタが第１のトランジスタ群Ｑ１．Ｑ＊のエ
ミッタのすべてにそれぞれダイオードＤＩ ＊ Ｄｚ
＃ Ｄｓ ？介して共通接続して第１のトランジスタ群
Ｑ１− Ｑｚ と差動増幅器を構成する第２のトランジ
スタＱ３と、第２のトランジスタＱｓのエミッタと第１
のトランジスタ群Ｑ１．Ｑｚのエミッタとの共通接続点
Ｎ１と負電源端子６との間に接続する第１の定電流源■
１と、第１のトランジスタ群Ｑ１．（ｈの共通接続され
たコレクタと第２のトランジスタＱ３のコレクタとに接
続して第１のトランジスタ群と第２のトランジスタとの
差動出力全シングルエンド出力に変換するトランジスタ
Ｑ＜ 、Ｑｓから成る能動負荷と、この能動負荷の出力
から第２のトランジスタのペースへ帰還をかける帰還素
子Ｑ６と。
能動負荷と帰還素子との共通接続点Ｎ、に接続する出力
端子４とを含んで構成される。尚、コンデンサＣＦは周
波数補償用であり、５は正電源端子であ）、能動負荷と
してのトランジスタＱ４．Ｑｓはカレントミラー回路を
構成している。
端子４とを含んで構成される。尚、コンデンサＣＦは周
波数補償用であり、５は正電源端子であ）、能動負荷と
してのトランジスタＱ４．Ｑｓはカレントミラー回路を
構成している。
上記実施例の回路において、電圧入力端子１゜２にそれ
ぞれ入力される入力電圧ｔ−ＶＩＮ工、ＶＩＮ２とする
と、１ Ｖ Ｉ Ｎ 、−ｖ Ｉ Ｎ ２１ ＜ Ｖ
Ｂｍ ＋ ＢＶ ＩＩＢＯ（ＶＢＩ：ペース・エミッタ
間順方向電圧、ＢＶｌ、Ｂ。
ぞれ入力される入力電圧ｔ−ＶＩＮ工、ＶＩＮ２とする
と、１ Ｖ Ｉ Ｎ 、−ｖ Ｉ Ｎ ２１ ＜ Ｖ
Ｂｍ ＋ ＢＶ ＩＩＢＯ（ＶＢＩ：ペース・エミッタ
間順方向電圧、ＢＶｌ、Ｂ。
：ベース・エミッタ間逆方向耐圧）ならば％Ｄ。
〜Ｄ３は省略することができる。すなわち、Ｄ１〜Ｄｓ
は電圧入力端子１，２間の差動入力電圧範囲を大きくす
るために挿入されている。
は電圧入力端子１，２間の差動入力電圧範囲を大きくす
るために挿入されている。
上記の回路構成において、ベースに入力電圧が印力目さ
れるトランジスタＱ１．Ｑｚの内、高い入力電圧の方の
トランジスタが活性状態となシ、他のトランジスタは遮
断する。そして、トランジスタＱｓ 、Ｑｌの内、活性
状態となったトランジスタと第２のトランジスタＱｍと
で差動増幅器として働く。そして、その能動負荷として
働くカレントミラー回路のトランジスタＱ４− Ｑｓに
よってシングルエンドに変換され、そのシングルエンド
出力は帰還素子としてのトランジスタＱ６のエミッタフ
ォロワを介（７てＱｓのベースに帰還される。
れるトランジスタＱ１．Ｑｚの内、高い入力電圧の方の
トランジスタが活性状態となシ、他のトランジスタは遮
断する。そして、トランジスタＱｓ 、Ｑｌの内、活性
状態となったトランジスタと第２のトランジスタＱｍと
で差動増幅器として働く。そして、その能動負荷として
働くカレントミラー回路のトランジスタＱ４− Ｑｓに
よってシングルエンドに変換され、そのシングルエンド
出力は帰還素子としてのトランジスタＱ６のエミッタフ
ォロワを介（７てＱｓのベースに帰還される。
すなわち全体として電圧７オロワとして動作するため、
入力された高い方の電圧がそのまま出力される。
入力された高い方の電圧がそのまま出力される。
尚、本実施例においては、２チヤンネル入力の例を示し
たが必要に応じて、コレクタを共通接続し、そのエミッ
タと直列にダイオードのアノードを接続し、そのカソー
ドを共通接続するトランジスタとダイオードの数だけを
増やすことによ）容易に入力チャンネル数を増やすこと
ができる。又、この回路全集積化する場合には入力段の
十うンジスタＱ１〜ＱｓｓダイオードＤ１〜Ｄ３の整合
整がよく、精度の高いものが得られる。
たが必要に応じて、コレクタを共通接続し、そのエミッ
タと直列にダイオードのアノードを接続し、そのカソー
ドを共通接続するトランジスタとダイオードの数だけを
増やすことによ）容易に入力チャンネル数を増やすこと
ができる。又、この回路全集積化する場合には入力段の
十うンジスタＱ１〜ＱｓｓダイオードＤ１〜Ｄ３の整合
整がよく、精度の高いものが得られる。
上記第１の実施例においては、入力アナログ電圧の最大
値を弁別する電圧弁別回路金示したが、トランジスタの
極性と電流源の極性を逆にすることによ〕全く同様の考
え方でアナログ電圧最小値電圧弁別回路を構成すること
ができる。
値を弁別する電圧弁別回路金示したが、トランジスタの
極性と電流源の極性を逆にすることによ〕全く同様の考
え方でアナログ電圧最小値電圧弁別回路を構成すること
ができる。
第３図は本発明の第２の実施例の回路図で、アナログ電
圧最小値電圧弁別回路を示したものである。
圧最小値電圧弁別回路を示したものである。
この第２の実施例は％２個の電圧入力端子１゜２と、コ
レクタが共通接続されベースが電圧入力端子１．２にそ
れぞれ接続された２個の第１のトランジスタ群Ｑｔ 、
Ｑｌ と、エミッタが第１のトランジスタ群Ｑｌ−Ｑｌ
のエミッタのすべてに直接に共通接続して第１２のトラ
ンジスタ群Ｑ１．Ｑ−と差動増幅器を構成する第２のト
ランジスタＱ３と、第２のトランジスタＱ３のエミッタ
と第１のトランジスタ群Ｑｌ 、 Ｑｌのエミッタとの
共通接続点Ｎ１と、負電源端子６との間に接続する第１
の定電流源Ｉｌと、第１のトランジスタ群Ｑ１゜Ｑｌの
共通接続されたコレクタと第２のトランジスタＱｓのコ
レクタとに接続して、第１のトランジスタ群と第２のト
ランジスタとの差動出力をシングルエンド出力に変換す
るトランジスタＱａａＱｓから成る能動負荷と、この能
動負荷の出力から前記第２のトランジスタのベースへ帰
還をかける帰還素子Ｑ６と、能動負荷と帰還素子との共
通接続点Ｎ、に接続する出力端子４とを含んで構成され
る。ここで１通常集積回路で作シ込む横型ＰＮＰトラン
ジスタＱｌ −ＱｓはＢＶＥＢＯが十分あるため、第１
の実施例で用いたダイオードＤ１〜Ｄ、″は省略するこ
とができる。
レクタが共通接続されベースが電圧入力端子１．２にそ
れぞれ接続された２個の第１のトランジスタ群Ｑｔ 、
Ｑｌ と、エミッタが第１のトランジスタ群Ｑｌ−Ｑｌ
のエミッタのすべてに直接に共通接続して第１２のトラ
ンジスタ群Ｑ１．Ｑ−と差動増幅器を構成する第２のト
ランジスタＱ３と、第２のトランジスタＱ３のエミッタ
と第１のトランジスタ群Ｑｌ 、 Ｑｌのエミッタとの
共通接続点Ｎ１と、負電源端子６との間に接続する第１
の定電流源Ｉｌと、第１のトランジスタ群Ｑ１゜Ｑｌの
共通接続されたコレクタと第２のトランジスタＱｓのコ
レクタとに接続して、第１のトランジスタ群と第２のト
ランジスタとの差動出力をシングルエンド出力に変換す
るトランジスタＱａａＱｓから成る能動負荷と、この能
動負荷の出力から前記第２のトランジスタのベースへ帰
還をかける帰還素子Ｑ６と、能動負荷と帰還素子との共
通接続点Ｎ、に接続する出力端子４とを含んで構成され
る。ここで１通常集積回路で作シ込む横型ＰＮＰトラン
ジスタＱｌ −ＱｓはＢＶＥＢＯが十分あるため、第１
の実施例で用いたダイオードＤ１〜Ｄ、″は省略するこ
とができる。
この第２の実施例は、第１の実施例とは極性が変わるだ
けで同様の構成であシ、第１の実施例と逆極性の・動作
をして最小電圧を出力する。
けで同様の構成であシ、第１の実施例と逆極性の・動作
をして最小電圧を出力する。
第４図は本発明の第３の実施例の回路図である。
この実施例は、入力最大値電圧に一定の利得を有して出
力できるようにした回路であフ、トランジスタＱ６のエ
ミ、りとトランジスタＱ６のベースの共通接続を切離し
、トランジスタＱ６のエミ、りから直列接続された抵抗
Ｒ４とＲ＋ｔ ｔ”介して基準電位点に接続される。そ
して、抵抗Ｒ４とＲ。
力できるようにした回路であフ、トランジスタＱ６のエ
ミ、りとトランジスタＱ６のベースの共通接続を切離し
、トランジスタＱ６のエミ、りから直列接続された抵抗
Ｒ４とＲ＋ｔ ｔ”介して基準電位点に接続される。そ
して、抵抗Ｒ４とＲ。
の直列接続点はトランジスタＱ３のベースに接続される
。そしてトランジスタＱ６のエミ、りと抵抗Ｒ４の接続
点が出力端子４となる。上記の回路構成において、電圧
入力端子１，２に入力される！圧Ｖ、Ｎ、、ＶＩＮ２ｏ
内、高イ方ノ電圧が（１千Ｒ４／Ｒ１１）倍されて出力
端子４に出力される。
。そしてトランジスタＱ６のエミ、りと抵抗Ｒ４の接続
点が出力端子４となる。上記の回路構成において、電圧
入力端子１，２に入力される！圧Ｖ、Ｎ、、ＶＩＮ２ｏ
内、高イ方ノ電圧が（１千Ｒ４／Ｒ１１）倍されて出力
端子４に出力される。
その他の回路動作については、第２図の実施例と同様で
ある。
ある。
（発明の効果）
以上、説明したように本発明によれば、非常に少ない素
子数で構成でき、高密度集積回路化に適した低消費電力
で高精度の電圧弁別回路を得ることができる。
子数で構成でき、高密度集積回路化に適した低消費電力
で高精度の電圧弁別回路を得ることができる。
第１図は、従来の電圧弁別回路の一例の回路図、第２図
、第３図、第４図はそれぞれ本発明の第１゜第２．第３
の実施例の回路図である。 １．２．３・・・・・・電圧入力端子％４・・・・・・
出力端子、５・・・・・・正電源端子、６・・・・・・
負電源端子、７・・・・・・基準電圧端子、Ｃ１・・・
・・・コンデンサ、Ｄ１〜Ｄ６・・・・・・ダイオード
、Ｉ！、１．・・・・・・定電流源、Ｑ１〜Ｑ６・・・
・・・バイボラトランジスタ、Ｒ１−Ｒ３・・・・・・
抵抗。 茶 １ 図 茅２ 図
、第３図、第４図はそれぞれ本発明の第１゜第２．第３
の実施例の回路図である。 １．２．３・・・・・・電圧入力端子％４・・・・・・
出力端子、５・・・・・・正電源端子、６・・・・・・
負電源端子、７・・・・・・基準電圧端子、Ｃ１・・・
・・・コンデンサ、Ｄ１〜Ｄ６・・・・・・ダイオード
、Ｉ！、１．・・・・・・定電流源、Ｑ１〜Ｑ６・・・
・・・バイボラトランジスタ、Ｒ１−Ｒ３・・・・・・
抵抗。 茶 １ 図 茅２ 図
Claims (1)
- 複数の電圧入力端子と、コレクタが共通接続されベース
が前記電圧入力端子にそれぞれ接続された複数個の第１
のトランジスタ群と、エミ、りが前記第１のトランジス
タ群のエミ、りのすべてに直接に共通接続してもしくは
それぞれダイオードを介して共通接続して前記第１のト
ランジスタ群と差動増幅器を構成する第２のトランジス
タと、前記第２のトランジスタのエミ、りと第１のトラ
ンジスタ群のエミ、りとの共通接続点と電源との間に接
続する第１の定電流源と、前記第１のトランジスタ群の
共通接続されたコレクタと前記第２のトランジスタのコ
レクタとに接続して前記第１のトランジスタ群と第２の
トランジスタとの差動出力をシングルエンド出力に変換
する能動負荷と、該能動負荷の出力から前記第２のトラ
ンジスタのベースへ帰還をかける帰還素子と、前記能動
負荷と帰還素子との共通接続点に接続する出力端子とを
含むことを特徴とする電圧弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208984A JPS60244867A (ja) | 1984-05-21 | 1984-05-21 | 電圧弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208984A JPS60244867A (ja) | 1984-05-21 | 1984-05-21 | 電圧弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60244867A true JPS60244867A (ja) | 1985-12-04 |
| JPH0554630B2 JPH0554630B2 (ja) | 1993-08-13 |
Family
ID=14318046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10208984A Granted JPS60244867A (ja) | 1984-05-21 | 1984-05-21 | 電圧弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244867A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598364A (en) * | 1979-01-20 | 1980-07-26 | Nippon Columbia Co Ltd | Maximum value detecting circuit |
| JPS55149866A (en) * | 1979-04-03 | 1980-11-21 | Nec Corp | Wave peak value detector |
| JPS5957171A (ja) * | 1982-09-28 | 1984-04-02 | Toshiba Corp | ピ−ク電圧検出回路 |
-
1984
- 1984-05-21 JP JP10208984A patent/JPS60244867A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598364A (en) * | 1979-01-20 | 1980-07-26 | Nippon Columbia Co Ltd | Maximum value detecting circuit |
| JPS55149866A (en) * | 1979-04-03 | 1980-11-21 | Nec Corp | Wave peak value detector |
| JPS5957171A (ja) * | 1982-09-28 | 1984-04-02 | Toshiba Corp | ピ−ク電圧検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554630B2 (ja) | 1993-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |