JPS5957171A - ピ−ク電圧検出回路 - Google Patents
ピ−ク電圧検出回路Info
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- JPS5957171A JPS5957171A JP16761282A JP16761282A JPS5957171A JP S5957171 A JPS5957171 A JP S5957171A JP 16761282 A JP16761282 A JP 16761282A JP 16761282 A JP16761282 A JP 16761282A JP S5957171 A JPS5957171 A JP S5957171A
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- JP
- Japan
- Prior art keywords
- transistor
- voltage
- emitter
- detection circuit
- peak voltage
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of AC or of pulses
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はピーク′屯圧検出回路に係り、特に回路全体を
集積回路化することが可能な電気信号のピーク−正値を
検出するだめのビーク電圧検出回路に関するものである
。
集積回路化することが可能な電気信号のピーク−正値を
検出するだめのビーク電圧検出回路に関するものである
。
従来のピーク電圧検出回路は例えば第１図に示すような
回路構成を有している。
回路構成を有している。
即ち入力端子００にベース（１１）が接続された第１の
トランジスタ（Ｑｌ）のエミッタ（１２）と第２のトラ
ンジスタ（Ｑｌ）のエミッタ（２！）は接続され、これ
らエミッタ（１＊１（２ｘｌと接地間に電流源（Ｉ）が
接続される。またｇｌのトランジスタ（Ｑｔ）のコレク
タ（１３）と第２のトランジスタ（Ｑ２）のコレクタ（
２ｍ ｌ ＩＣは第６のトランジスタ（Ｑ６）と第５の
トランジスタ（Ｑｓｌ及び第３の抵抗（Ｒ３）と第４の
抵抗（Ｒ４）からなるカレントミラー回路が接続されて
いる。また第２のトランジスタ（Ｑ２）のコレクタ（２
３）には、コレクタ（４３）が′電源Ｏりに接続された
第４のトランジスタ（Ｑ４）のベース（４Ｉ）とクラン
プ回路（６）か接続され、第４のトランジスタ（Ｑ４）
のエミッタ（４−）には負荷抵抗（Ｒ５ｌ第２のトラン
ジスタ（Ｃｈｉのベース（２１）、ピークホールド用コ
ンデンサ（Ｃ）が接続され、この点が出力端子（Ｌｌ）
に接続されている。
トランジスタ（Ｑｌ）のエミッタ（１２）と第２のトラ
ンジスタ（Ｑｌ）のエミッタ（２！）は接続され、これ
らエミッタ（１＊１（２ｘｌと接地間に電流源（Ｉ）が
接続される。またｇｌのトランジスタ（Ｑｔ）のコレク
タ（１３）と第２のトランジスタ（Ｑ２）のコレクタ（
２ｍ ｌ ＩＣは第６のトランジスタ（Ｑ６）と第５の
トランジスタ（Ｑｓｌ及び第３の抵抗（Ｒ３）と第４の
抵抗（Ｒ４）からなるカレントミラー回路が接続されて
いる。また第２のトランジスタ（Ｑ２）のコレクタ（２
３）には、コレクタ（４３）が′電源Ｏりに接続された
第４のトランジスタ（Ｑ４）のベース（４Ｉ）とクラン
プ回路（６）か接続され、第４のトランジスタ（Ｑ４）
のエミッタ（４−）には負荷抵抗（Ｒ５ｌ第２のトラン
ジスタ（Ｃｈｉのベース（２１）、ピークホールド用コ
ンデンサ（Ｃ）が接続され、この点が出力端子（Ｌｌ）
に接続されている。
この回路の動作は次のように説明される。即ち、入力端
子部に印加されている信号電圧（ｖｌ）が出力端子（１
１）の゛電圧（ｖｏ）よシ大きくなると、第１のトラン
ジスタ（Ｑｌ）はオン、第２のトランジスタ（Ｑ２）は
オフになる。そして第１のトランジスタ（Ｑｌ）に電流
（ｉ）が流れると、第５のトランジスタ（Ｑｓｌ、第６
のトランジスタ（９６１％第３の抵抗（Ｒ３）及び第４
の抵抗（Ｒ４）からなるカレントミラー回路により第５
のトランジスタ（Ｑｓ）にもほぼ（ｉ）の大きさの電流
が流れる。そして、この電流により第４のトランジスタ
（Ｑ４）がオンになり出力端子Ｕυの゛電圧（ｖｏ）が
上昇する。このようにして（ｖｏ）が（Ｖ、）より大き
くなると第１のトランジスタ（Ｑｌ）はオフ、第２のト
ランジスタ（Ｑｚｌはオンになり、第２のトランジスタ
（屯）のコレクタ（２３）の…；圧が下がシ、第４のト
ランジスタ（Ｑ４）はオフになるため（Ｖ、）の上昇は
止まる。このようにして出力端子Ｉには入力端子ｅｌｌ
に加わった′１圧のピーク値がホールドされる。入力電
圧（Ｖｉｌが下が多と第２のトランジスタ（Ｑ２）がオ
ンになり、第２のトランジスタ（Ｑｌ）のコレクタ（２
３）の′電圧が下がるため第４のトランジスタ（Ｑ４）
はオフになり、出力′電圧はほぼＣＸ Ｒ，の時定数で
下がっていく。
子部に印加されている信号電圧（ｖｌ）が出力端子（１
１）の゛電圧（ｖｏ）よシ大きくなると、第１のトラン
ジスタ（Ｑｌ）はオン、第２のトランジスタ（Ｑ２）は
オフになる。そして第１のトランジスタ（Ｑｌ）に電流
（ｉ）が流れると、第５のトランジスタ（Ｑｓｌ、第６
のトランジスタ（９６１％第３の抵抗（Ｒ３）及び第４
の抵抗（Ｒ４）からなるカレントミラー回路により第５
のトランジスタ（Ｑｓ）にもほぼ（ｉ）の大きさの電流
が流れる。そして、この電流により第４のトランジスタ
（Ｑ４）がオンになり出力端子Ｕυの゛電圧（ｖｏ）が
上昇する。このようにして（ｖｏ）が（Ｖ、）より大き
くなると第１のトランジスタ（Ｑｌ）はオフ、第２のト
ランジスタ（Ｑｚｌはオンになり、第２のトランジスタ
（屯）のコレクタ（２３）の…；圧が下がシ、第４のト
ランジスタ（Ｑ４）はオフになるため（Ｖ、）の上昇は
止まる。このようにして出力端子Ｉには入力端子ｅｌｌ
に加わった′１圧のピーク値がホールドされる。入力電
圧（Ｖｉｌが下が多と第２のトランジスタ（Ｑ２）がオ
ンになり、第２のトランジスタ（Ｑｌ）のコレクタ（２
３）の′電圧が下がるため第４のトランジスタ（Ｑ４）
はオフになり、出力′電圧はほぼＣＸ Ｒ，の時定数で
下がっていく。
しかるに、この回路において、時定数を比較的長い値に
設定しようとする場合には（Ｒ５）または（Ｃ１を大き
くすることになるが集積回路において（Ｃ）の値は、お
まり大きくできない。また抵抗の値は大きくできてもそ
の専有面積が大きくなシ、チップサイズが大きくなって
しまう。
設定しようとする場合には（Ｒ５）または（Ｃ１を大き
くすることになるが集積回路において（Ｃ）の値は、お
まり大きくできない。また抵抗の値は大きくできてもそ
の専有面積が大きくなシ、チップサイズが大きくなって
しまう。
また出力端子株υに接続される回路の入力インピーダン
スが低い場合には（Ｒ５）を大きくしても意味がなくな
る。
スが低い場合には（Ｒ５）を大きくしても意味がなくな
る。
こめように集積回路においては、第１図の回路では長い
時定数のピーク′電圧検出回路を作ることは極めて困難
となる問題点があった。
時定数のピーク′電圧検出回路を作ることは極めて困難
となる問題点があった。
本発明は前記従来の問題点に鑑みなされたもの” であ
り、集積回路として小形に形成することが可能なピーク
゛電圧検出回路を提供することを目的としている。
り、集積回路として小形に形成することが可能なピーク
゛電圧検出回路を提供することを目的としている。
即ち、不発明第１のトランジスタのベースを入力端子と
し、この躬１のトランジスタのエミッタと第２のトラン
ジスタのエミッタとの接続点に電流源または抵抗を接続
し、第２のトランジスタのコレクタに、コレクタが電源
に接続された第３のトランジスタのベースと、第２のト
ランジスタを飽和させないようにするだめのり２ンプ回
路とを接続し、第３のトランジスタのエミッタに他端が
接地されたコンデンサと、コレクタが電源に接続された
第４のトランジスタのベースとを接続し、第４のトラン
ジスタに負荷と第２のトランジスタのベースとを接続し
、この第４のトランジスタのエミッタを出力端子として
構成したことを特徴とするピーク電圧検出回路である。
し、この躬１のトランジスタのエミッタと第２のトラン
ジスタのエミッタとの接続点に電流源または抵抗を接続
し、第２のトランジスタのコレクタに、コレクタが電源
に接続された第３のトランジスタのベースと、第２のト
ランジスタを飽和させないようにするだめのり２ンプ回
路とを接続し、第３のトランジスタのエミッタに他端が
接地されたコンデンサと、コレクタが電源に接続された
第４のトランジスタのベースとを接続し、第４のトラン
ジスタに負荷と第２のトランジスタのベースとを接続し
、この第４のトランジスタのエミッタを出力端子として
構成したことを特徴とするピーク電圧検出回路である。
次に第２図により本発明の一実施例を説明する。
図中第１図と同一符号は同一符号をつけである。
但シトランジスタのベース、エミッタ、コレクタの番号
は省略しである。
は省略しである。
即ち、入力端子αｑにベースが接続された第１のトラン
ジスタ（Ｑｌ）のエミッタと、第２のトランジスタ（Ｑ
２）のエミッタ及び電流源となる第９のトランジスタ（
Ｑ、）のコレクタが接続されている。
ジスタ（Ｑｌ）のエミッタと、第２のトランジスタ（Ｑ
２）のエミッタ及び電流源となる第９のトランジスタ（
Ｑ、）のコレクタが接続されている。
第１のトランジスタ（Ｑｓ）のコレクタと第２のトラン
ジスタ（Ｑ２）のコレクタには第５のトランジスタ（Ｑ
ｓ）、第６のトランジスタ（Ｑ６］第３の抵抗（Ｒ３）
及び第４の抵抗（Ｒ４）からなるカレントミラー回路が
接続されている。第２のトランジスタ（Ｑ２）のコレク
タには、コレクタが電源ａりに接続されたｊＡ３のトラ
ンジスタ（Ｑｌ）のベースと、クランプのために第１２
の゛トランジスタ（Ｑｌｚｌのエミッタが接続されてい
る。第３のトランジスタ（Ｑｌ）のエミッタには第２の
抵抗（Ｒｓｌが接続され、この第２の抵抗（Ｒ：）の他
端にはピークホールド用コンデンサ（Ｃ）とコレクタが
電源＠に接続された第４のトランジスタ（Ｑ４）のベー
スが接続すれている。第４のトランジスタ（Ｑ４）のエ
ミッタには第２のトランジスタ（Ｑ、）のベースと負荷
抵抗（Ｒｓｌが接続され、この点が出力端子Ｉに接続さ
れている。コレクタが′電源（１Ｂに接続された第１２
のトランジスタ（Ｑｌｚｌのベースは一端が電源醤に接
続された第９の抵抗（Ｒ９）と直列に接続された２個の
ダイオード（Ｄｌｌ（Ｄｓ）につながれ、これらダイオ
ード（Ｄｌｌ（Ｄｓｌの他端はコレクタが接地された第
１１のトランジスタ（Ｑｕ）のエミッタに接続され、δ
らにこの第１１のトランジスタ（Ｑｓｔｌのベースは第
１のトランジスタ（Ｑｘｌのエミッタに接続されている
。また一端が電源（１′ＩＪに接続された第１０の抵抗
（Ｒｌｏｌにコレクタとベースが接続された第１０のト
ランジスタ（ＱＩＯ＋はエミッタが接地され、この第１
０のトランジスタ（Ｑｌｏ １のベースは第９のトラン
ジスタ（Ｑｉ’）のベースに接続されている。
ジスタ（Ｑ２）のコレクタには第５のトランジスタ（Ｑ
ｓ）、第６のトランジスタ（Ｑ６］第３の抵抗（Ｒ３）
及び第４の抵抗（Ｒ４）からなるカレントミラー回路が
接続されている。第２のトランジスタ（Ｑ２）のコレク
タには、コレクタが電源ａりに接続されたｊＡ３のトラ
ンジスタ（Ｑｌ）のベースと、クランプのために第１２
の゛トランジスタ（Ｑｌｚｌのエミッタが接続されてい
る。第３のトランジスタ（Ｑｌ）のエミッタには第２の
抵抗（Ｒｓｌが接続され、この第２の抵抗（Ｒ：）の他
端にはピークホールド用コンデンサ（Ｃ）とコレクタが
電源＠に接続された第４のトランジスタ（Ｑ４）のベー
スが接続すれている。第４のトランジスタ（Ｑ４）のエ
ミッタには第２のトランジスタ（Ｑ、）のベースと負荷
抵抗（Ｒｓｌが接続され、この点が出力端子Ｉに接続さ
れている。コレクタが′電源（１Ｂに接続された第１２
のトランジスタ（Ｑｌｚｌのベースは一端が電源醤に接
続された第９の抵抗（Ｒ９）と直列に接続された２個の
ダイオード（Ｄｌｌ（Ｄｓ）につながれ、これらダイオ
ード（Ｄｌｌ（Ｄｓｌの他端はコレクタが接地された第
１１のトランジスタ（Ｑｕ）のエミッタに接続され、δ
らにこの第１１のトランジスタ（Ｑｓｔｌのベースは第
１のトランジスタ（Ｑｘｌのエミッタに接続されている
。また一端が電源（１′ＩＪに接続された第１０の抵抗
（Ｒｌｏｌにコレクタとベースが接続された第１０のト
ランジスタ（ＱＩＯ＋はエミッタが接地され、この第１
０のトランジスタ（Ｑｌｏ １のベースは第９のトラン
ジスタ（Ｑｉ’）のベースに接続されている。
次にこの回路の動作を説明すると、入力端子αＱに加わ
っている信号電圧（ｖｌ）が出力端子ａυの電圧（ｖｏ
）より大きくなると第１のトランジスタ（Ｑｌ）はオン
、第２のトランジスタ（Ｑｘｌはオフになる。
っている信号電圧（ｖｌ）が出力端子ａυの電圧（ｖｏ
）より大きくなると第１のトランジスタ（Ｑｌ）はオン
、第２のトランジスタ（Ｑｘｌはオフになる。
そして第１のトランジスタ（Ｑｌ）に′電流（ｉ）が流
れると、第５のトランジスタ（Ｑｓ）、第６のトランジ
スタ（Ｑｓ）、第３の抵抗（Ｒ３）、第４の抵抗（Ｒ４
）からなるカレントミラー回路により第５のトランジス
タ（Ｑｓ）にもほぼ（ｉ）の大きさの電流が流れ、この
、電流によりＲ４３のトランジスタ（Ｑｌ）がオンにな
シ、コンデンサ（Ｃ）がチャージアップされると共に第
４のトランジスタ（Ｑ４）を通して出力端子住υの電圧
（ｖｏ）が上昇する。（ｖｏ）が（ｖｌ）よシ大きくな
ると、第１のトランジスタ（Ｑｌ）はオフになり第２の
トランジスタ（（ｈ）がオンにな９、第２のトランジス
タ（Ｑ：）のコレクタ電圧が下がり、第３のトランジス
タ（Ｑｌ）はオフになるため（Ｖｏ＋の上昇は止まる。
れると、第５のトランジスタ（Ｑｓ）、第６のトランジ
スタ（Ｑｓ）、第３の抵抗（Ｒ３）、第４の抵抗（Ｒ４
）からなるカレントミラー回路により第５のトランジス
タ（Ｑｓ）にもほぼ（ｉ）の大きさの電流が流れ、この
、電流によりＲ４３のトランジスタ（Ｑｌ）がオンにな
シ、コンデンサ（Ｃ）がチャージアップされると共に第
４のトランジスタ（Ｑ４）を通して出力端子住υの電圧
（ｖｏ）が上昇する。（ｖｏ）が（ｖｌ）よシ大きくな
ると、第１のトランジスタ（Ｑｌ）はオフになり第２の
トランジスタ（（ｈ）がオンにな９、第２のトランジス
タ（Ｑ：）のコレクタ電圧が下がり、第３のトランジス
タ（Ｑｌ）はオフになるため（Ｖｏ＋の上昇は止まる。
このようにして出力端子圓には入力端子−に加わった゛
電圧のピーク値がホールドされる。入力゛電圧（Ｖｉ
）が下がると、第２のトランジスタ（Ｑりがオンになり
この第２のトランジスタ（Ｑ２）のコレクタの電圧が下
がるため、第３のトランジスタ（Ｑｌ）はオフになり、
出力′電圧（ｖｏ）はほぼＣＸＲｓＸＱ４のｈ□の時定
数で下がっていく。
電圧のピーク値がホールドされる。入力゛電圧（Ｖｉ
）が下がると、第２のトランジスタ（Ｑりがオンになり
この第２のトランジスタ（Ｑ２）のコレクタの電圧が下
がるため、第３のトランジスタ（Ｑｌ）はオフになり、
出力′電圧（ｖｏ）はほぼＣＸＲｓＸＱ４のｈ□の時定
数で下がっていく。
この時、第１１のトランジス・り（Ｑｓｔ）、第１２の
トランジスタ（Ｑ１２１ダイオード（Ｄｓｌ（Ｄ冨）、
第９のトランジスタ（Ｒ９）からなるクランプ回路によ
り第２のトランジスタ′成圧は、はぼＶ。＋ＶＢＺ（０
，７Ｖ）よりは下がらないようにクランプし第２のトラ
ンジスタ（Ｑ２）が飽和しないようになっている。
トランジスタ（Ｑ１２１ダイオード（Ｄｓｌ（Ｄ冨）、
第９のトランジスタ（Ｒ９）からなるクランプ回路によ
り第２のトランジスタ′成圧は、はぼＶ。＋ＶＢＺ（０
，７Ｖ）よりは下がらないようにクランプし第２のトラ
ンジスタ（Ｑ２）が飽和しないようになっている。
このように本実施例によれば容易に従来より第４のトラ
ンジスタ（Ｑ４）のｈＦＥ倍だけ大きな時定数を作るこ
とができる。
ンジスタ（Ｑ４）のｈＦＥ倍だけ大きな時定数を作るこ
とができる。
なおこの回路において第２の抵抗（Ｒ２）は入力信号の
立上り時間が早いときに出力電圧のオーバーシュートを
おさえるための抵抗であり、入力信号の立上シ時間が遅
い場合には第２の抵抗（Ｒ２）を入れず第３のトランジ
スタ（Ｑｌ）のエミッタと第４のトランジスタ（Ｑ４）
のベースとコンデンサ（Ｃ）とを直結してもよい。
立上り時間が早いときに出力電圧のオーバーシュートを
おさえるための抵抗であり、入力信号の立上シ時間が遅
い場合には第２の抵抗（Ｒ２）を入れず第３のトランジ
スタ（Ｑｌ）のエミッタと第４のトランジスタ（Ｑ４）
のベースとコンデンサ（Ｃ）とを直結してもよい。
次に本実施例の第１の変形例を第３図により説明する。
図中実施例と同−符ぢ”は同一部分を示し特に説明しな
い。
い。
即ち本変形例と実施例の異なる点は、ｍｌのトランジス
タ（Ｑｌ）のコレクタが′電源ｕ４に直結され、第２の
トランジスタ（Ｑｌ）のコレクタには単なる電流源負荷
としての第５のトランジスタ（Ｑｓ）が接続され、−第
１のトランジスタ（Ｑｌ）と第２のトランジスタ（Ｃｈ
ｉのエミッタに接続される電流源の電流（Ｉｆｆｉ）は
第５のトランジスタ′成流（ＩＱ５１の２倍に設定され
ていて、入出力電圧が等しいときは第１のトランジスタ
（Ｑｌ）と第２のトランジスタ（Ｑ２）に等しい電流が
流れ、入出力誤差をおさえている。
タ（Ｑｌ）のコレクタが′電源ｕ４に直結され、第２の
トランジスタ（Ｑｌ）のコレクタには単なる電流源負荷
としての第５のトランジスタ（Ｑｓ）が接続され、−第
１のトランジスタ（Ｑｌ）と第２のトランジスタ（Ｃｈ
ｉのエミッタに接続される電流源の電流（Ｉｆｆｉ）は
第５のトランジスタ′成流（ＩＱ５１の２倍に設定され
ていて、入出力電圧が等しいときは第１のトランジスタ
（Ｑｌ）と第２のトランジスタ（Ｑ２）に等しい電流が
流れ、入出力誤差をおさえている。
前述した第２図及び第３図の回路は信号の正のビーク゛
１４’ｌ、圧を検出するが、−これら回路のｎｐｎ ）
ランジスタをｐｎｐ ）ランジスタ、ｐｎｐトランジス
タｆ ｎｐｎ トランジスタに置きかえることになり信
号の負のピークを検出することも可能である。
１４’ｌ、圧を検出するが、−これら回路のｎｐｎ ）
ランジスタをｐｎｐ ）ランジスタ、ｐｎｐトランジス
タｆ ｎｐｎ トランジスタに置きかえることになり信
号の負のピークを検出することも可能である。
仄に第４図により第２図の回路を負のピーク検出回路に
おきかえた回路図を示す。
おきかえた回路図を示す。
この回路の動作は入カイ＝号（Ｖｉ ｌが下降したとき
に第１のトランジスタ（Ｑｌ＋がオン、第２のトランジ
スタがオフ第３のトランジスタ（Ｑ３）がオンとなり、
コンデンサ（Ｃ）がチャージされ、出力・電圧（ｖｏ）
が下がり入力電圧（Ｖｉ ｌの負のピークがホールドさ
れることになる。
に第１のトランジスタ（Ｑｌ＋がオン、第２のトランジ
スタがオフ第３のトランジスタ（Ｑ３）がオンとなり、
コンデンサ（Ｃ）がチャージされ、出力・電圧（ｖｏ）
が下がり入力電圧（Ｖｉ ｌの負のピークがホールドさ
れることになる。
同じ様な考え方で第３図の回路を負のピーク検出回路に
置きかえるーととも可能である。
置きかえるーととも可能である。
また前述した３つの回路の負荷抵抗（Ｒ５）は電流源負
荷に置き換えてもよい。但し、この時には時定数はり、
、ｘｃｘ出力電圧／電流源負荷の電流値。
荷に置き換えてもよい。但し、この時には時定数はり、
、ｘｃｘ出力電圧／電流源負荷の電流値。
で表わされやはりｈＦ１倍時定時定数くすることができ
る。
る。
更に入出力の精就が多少悪くなっても許容できる場合に
は第２のトランジスタ（Ｑ２）のコレクタに接続される
負荷を抵抗とすること・も可能である。
は第２のトランジスタ（Ｑ２）のコレクタに接続される
負荷を抵抗とすること・も可能である。
上−述のように本発明によれば集積回路上においても従
来より長い時定数のピーク検出回路を形成することがＥ
Ｊ能でおり、その工業的価値は極めて人である。
来より長い時定数のピーク検出回路を形成することがＥ
Ｊ能でおり、その工業的価値は極めて人である。
第１図は従来のピーク検出回路の一例を示す回路図、第
２図は本発明のピーク検出＝路の一実施例の回路図、第
３図は第２図の実施例の変形例を示す回路図、第４図は
第２図の実施例のトランジスタの型金変え、負のピーク
を検出するようにした変形例を示す回路図である。 １０・・・入力端子 １１・・・出力喘子１２・・
・電源 代理人 弁理士 井 上 −力 筒１図 第３図 第４図
２図は本発明のピーク検出＝路の一実施例の回路図、第
３図は第２図の実施例の変形例を示す回路図、第４図は
第２図の実施例のトランジスタの型金変え、負のピーク
を検出するようにした変形例を示す回路図である。 １０・・・入力端子 １１・・・出力喘子１２・・
・電源 代理人 弁理士 井 上 −力 筒１図 第３図 第４図
Claims (2)
- （１）ベースを入力端子とする第１のトランジスタのエ
ミッタと第２のトランジスタのエミッタとの接続点に電
流源または抵抗を接続し、前記第２のトランジスタのコ
レクタに、コレクタが電源に接続された第３のトランジ
スタのベースと第１の負荷及び前記ＩＡ２のトランジス
タを飽和させないようにするだめのクランプ回路とを接
続し、前記第３のトランジスタのエミッタに、他端が接
地されたコンデンサとコレクタが電源に接続された第４
のトランジスタのベースとを接続し、前記第４のトラン
ジスタのエミッタに負荷と前記第２のトランジスタのベ
ースとを接続し、前記第４のトランジスタのエミッタを
出力端子としたことを特徴とするピーク電圧恢出回路。 - （２） コンデンサと第４のトランジスタのベースと
の接続部と第３のトランジスタのエミッタ間に抵抗が接
続されてなることを特徴とする特許請求の範囲第１項記
載のピーク電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16761282A JPS5957171A (ja) | 1982-09-28 | 1982-09-28 | ピ−ク電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16761282A JPS5957171A (ja) | 1982-09-28 | 1982-09-28 | ピ−ク電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957171A true JPS5957171A (ja) | 1984-04-02 |
| JPH0554072B2 JPH0554072B2 (ja) | 1993-08-11 |
Family
ID=15853005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16761282A Granted JPS5957171A (ja) | 1982-09-28 | 1982-09-28 | ピ−ク電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957171A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244867A (ja) * | 1984-05-21 | 1985-12-04 | Nec Corp | 電圧弁別回路 |
| JPS63266364A (ja) * | 1987-04-24 | 1988-11-02 | Rohm Co Ltd | ピ−クホ−ルド回路 |
| US5038055A (en) * | 1988-12-02 | 1991-08-06 | Kabushiki Kaisha Toshiba | Peak level detecting device and method |
| JPH03246469A (ja) * | 1989-12-25 | 1991-11-01 | Nec Corp | ピークレベル検出回路 |
| JPH0486569A (ja) * | 1990-07-31 | 1992-03-19 | Fujitsu Ltd | ピークホールド回路 |
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-
1982
- 1982-09-28 JP JP16761282A patent/JPS5957171A/ja active Granted
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| JPS60244867A (ja) * | 1984-05-21 | 1985-12-04 | Nec Corp | 電圧弁別回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554072B2 (ja) | 1993-08-11 |
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