JPS60245351A - デジタルデ−タの検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルデータのビット毎にマスタクロッ
クに同期した受信クロックを形成し、該受信クロックに
もとづき前記データの各ビットの内容を検出するデジタ
ルデータの検出方法に関する。

〔従来技術〕

最近、ローカルネットワークなど近距離で高速のデジタ
ルデータを信頼性よく伝送するのにプロトコル、コント
ローラ（単にデータの制御だけでなく送受信機間゛の約
束ごとまで制御するように構成された制御機）の開発が
盛んである。

このようなコントローラを用いた伝送システムでは伝送
手段として専用の同軸ケーブル、撚り線対、光ファイバ
などを用いると共にデータ保護の観点から誤り訂正機能
などのハードウェアを持つため高価になるという欠点が
あった。

一方、ホームオートメーション（ＨＡ）や防犯、防災鑑
視システムなど低速で少量のデジタルデータの伝送を安
価に行なうシステムでは価格低減のために誤り訂正機能
をもたないのが普通である。

しかも、このような安価にデータ伝送を行なうシステム
では伝送媒体として既設の商用電源配線や、電波、赤外
線などを用いることが多く、伝送環境は非常に悪くノイ
ズによる影響を受け易い。

したがって、データ量も少ないことを考慮して、これら
の安価な伝送システムではデータの検出にパリティチェ
ックを行なう方法（特開昭５５−６６１（１３号公報）
や同一データをくり返し送信してデータの一致を確認す
る方法（特開昭５４−１４４５１０号公報）が採用され
ている。

しかしながら、伝送環境が特に悪い場合には送信をした
データが一度では受けつけられず、授受が成功するまで
何回もくり返し送信しなければならず応答が遅くなると
いう欠点があった。

そこでこの出願の考案者は、前記欠点を解消するために
、以前、データの１ビツトの中で同一の検出結果が得ら
れる期間に複数の検出用クロックパルス（この出願の受
信クロックに相当する）を用いて複数個のデータを得る
と共に、それらの複数個のデータから多数決論理に従っ
た値を検出出力として得るよう（（シたことを特徴とす
るデジタルデータの検出方式を提案した。　− そして前記デジタルデータの検出方式の賜金は、複数個
のデータの多数決論理を用いることにより、データを誤
受信する確率が低減されるが、ノイズの影響により検出
用クロックパルス（以下受信クロックと称する）の形成
タイミングがずれると、データの検出の同期はずれが生
じ、誤検出を行なう恐れがある。

ところで前記デジタルデータの検出方式では、デジタル
データとして、たとえばマンチェスタ符号により形成さ
れたデジタルデータを用いることが提案されている。

そしてマンチェスタ符号は２進値をレベルの変化に対応
づけて表現するものであり、レベル変化は各ビットデー
タ区間の中央で起り、例えば立下す（ハイレベルからロ
ーレベルへの変化）ヲ’１’、、立上り（ローレベルか
らハイレベルへの変化）をＶ　′ ０、と表現しているものであり、その検出を行なう場合
、受信側ではマスククロックにもとづく自己クロック型
のデジタルＰＬＬ回路（ＤＰＬＬ回路）により、各ビッ
トの前半と後半の各中央に位置する第１．第２受信クロ
ツクを形成して前記変化を検出することにより各ビット
の内容を検出する。

たとえば、正常なデジタルデータの各ビットデータ区間
がマスタクロックの８個の長さに相当する場合、従来の
マンチェスタ符号の検出方法では、受信側に第１図に示
すＤＰＬＬ回路（１）を備える。

そして第２図（ａ）　［示す受信側のマスタクロックを
３ビツトのＴ型カウンタ（２）および変化点検出回路（
３）のＤ型フリップフロップ（４）のトリガ端子（１）
に供給するとともに、フリップフロップ（４）のデータ
端子（ｄ）　Ｋ受信したデジタルデータ、すなわち第２
図（１））のデジタルデータを供給する。

さらに、デジタルデータとフリップフロップ（４）のＱ
出力端子（ｑ）の出力データとの排他的論理和をゲート
（５）により演算し、ゲート（５）からＤ型フリップフ
ロップ（６）のデータ端子（（］）に、第２図（ｃ）　
Ｋ示すように、変化点の位置の検出出力ｖ１を出力する
。

一方、カウンタ（２）はマスタクロックを０から７まで
カウントすることをくり返し、Ｑａ　、　Ｑｂ　、Ｑｃ
出力端子（ｑａ）　、　（ｑｂ）、　（ｑｃ）からカウ
ントした値のパラレルデータを出力する。

そしてマスタクロックとＱａ、Ｑｃ出力端子（ｑａ）ｔ
’　（ｑ　ｃ　）の出力とＱｂ出力端子（ｑｂ）の出力
をインバータ（７）により反転した出力との論理和かゲ
ート（８）ニより演算され、ゲート（８）からフリップ
フロップ（６）のトリガ端子（ｔ）　ＶＣ、第２図（ｄ
）　［示すようにカウンタ（２）の値が２のときに変化
点が検出されたか否かを調べるクロックφａが出力され
る。

ところで第２図（ｂ）のデジタルデータは、送信側のマ
スククロックと受信側のマスククロックとの周波数が完
全に一致していれば、同図（ａ）のビットデータ区間（
Ａ）　Ｋ示すようにカウンタ（２）の値が３になる位置
、す女わちビットデータ区間の中央の位置に変化点が存
在し、このときはクロックφａにもとづき、フリップフ
ロップ（６）のＱ出力端子（ｑ）の出力Ｖ２が同図（ｅ
）に示すように０になるとともに、つぎにクロックφａ
が入力されるまでの１ビツトデータ区間、フリップフロ
ップ（６）のＱ出力端子（ｑ）の出力■２が保存される
。

しかし、送信側のマスタクロックと受信側のマスタクロ
ックの周波数が一致するとは限らないため、変化点の位
置がカウノＪ　（２）の３の値の位置になるとは限らず
、たとえば第２図（ａ）のビットデータ区間（Ｂ）に示
すように、カウンタ（２）の値が２になる位置に変化点
の位置が変化すると、このときはクロックφａにもとづ
き、フリップフロップ（６ンのＱ出力端子（ｑ）の出力
ｖ２が同図（ｅ）に示すよう［１に変化する。

そしてフリップフロップ（６）のＱ出力端子（ｑ）の出
力Ｖ２と、カウンタ（２）のＱｂ　、　Ｑｃ出力端子（
Ｑｂ）。

（ｑＣ）の出力との論理積がゲート（９）により演算さ
れる。なお、Ｑｂ、Ｑｃ出力端子（Ｃ１ｂ）、（（ＩＣ
）の出力が共に“’１”［なるのはカウンタ（２）の値
が６および７になるときである。

そこでデジタルデータの変化点の位置が、カウンタ（２
）の値が２になる位置に変化したときは、カウンタ（２
）の値が６になったときに、第２図（ｆ）に示すように
ゲート（９）からカウンタ（２）のりセント端子（ｒ）
ＶＣ）１のパルス■３が出力され、カウンタ（２）がリ
セットされ、カウンタ（２）は６のつぎにあらたなビッ
トデータ区間に対するマスタクロックのカウントを開始
する。

すなわち、カウンタ（２）の値が２になる位置に変化点
が移動するときは、デジタルデータが１マスククロック
分だけ進んでいるため、このとき正常な場合と同様ＶＣ
Ｏから７までカウントすると、以降のビットデ−タ区間
に対するカウンタ（２）の値が１つ遅れることになるた
め、カウンタ（２）の値が６になったときに、カウンタ
（２）をリセットし、つぎのビットデータ区間の変化点
が、正常な場合にカウンタ（２）の３の値の位置になる
ように補正する。

そしてマスタクロックとカウンタ（２）のＱａ、Ｑｂ、
Ｑｃ出力端子（ｑａ）〜（ｑｃ）の出力との論理和をゲ
ートＱ（ｌより演算し、第２図（ｇ）に示すように各ビ
ットデータ区間の前半のカウンタ（２）の値が０になる
ときＫ　、”Ｏ”のクロック、す１わち第１受信クロツ
クφｂを形成して出力する。

まｉコ、マスタクロックおよびＱａ、Ｑｂ出力端子（ｑ
ａ）、　ＣＱｂ）　ノ出力と、ＱＣ出力端子（ｑＣ）ノ
出力をインパーク０υにより反・広した出力との論理和
を演算し、第２図（ｈ）Ｋ示すように各ビットデータ区
間の後半のカウンタ（２）の値が４になるときニ、０′
の第２受信クロツクφＣを形成して出力する。

そして第１受信クロツクφｂが出力されるときのデジタ
ルデータのレベルと、第２受信クロツクφＣが出力され
るときのデジタルデータのレベルとにもとづき、変化点
の前後のデジタルデータのレベル変化を検出して各ビッ
トデータ区間の内容が１であるか°０″であるかを検出
する。

たとえばビットデ−タ区間（Ａ）　、　ＣＢ）の場合は
ｎ１ｈ＋から０″への立下りを検出り、て内容が１．で
あることを検出する。

すなわち、第１図のＤＰＬＬ回路（１）は、デジタルデ
ータとマスククロックとにより形成さｈた１つの検出出
力Ｖ１にもとづき変化点の位置を検出するとともに、該
検出にもとづきデジタルデータのビット毎に＠１．＠２
受信クロックφｂ、φＣを形成し、両受側クロックφｂ
、φＣによりデジタルデータの各ビットデータ区間の内
容を検出する。

ま□た、ビットデータ区間の変化点の位置が変化すると
きは、カウンタ（２）ニリセットをかけて以降のビット
データ区間に対するカウンタ（２）の値を補正し、第１
．第２受信クロックφｂ、φＣの形成タイミングをデジ
タルデータの速度に追従して変化させ乙。

しかし、第２図０））のビットデータ区間（Ｃ）　ｙｃ
示すように、カウンタ（２）の値が３のときに変化点を
有するデータの１″の一部分、すなわちカウンタ（２）
の値が２から３に移行する部分に負のスパイクノイズが
混入すると、このときゲート（５）からは同図（ｃ）　
Ｋ示すように、カウンタ（２）の値が２のときおよび３
のときにそれぞれ検出出力■１が出力される。

そしてクロックφａにもとづき、カウンタ（２）の値が
２のときの検出惧力〒＋　Ｖ　１によりフリップフロッ
プ（６）のＱ出力端子（ｑ）の出力■２が誤まって１″
になり、カウンタ（２）の値ニブ：２のときに変化点を
検出し一二とみなされ、カウンタ（２）の値が６になっ
たときにカウンタ（２）がリセットされて誤補正され、
つぎのビットデータ区間の検出の同期がはずれてしまう
。

なお、以前！（提案した前記デジタルデータの検出方式
の場合は、第１図のＤ　Ｐ　Ｌ　Ｌ回路（１）　Ｋより
形成されすこ第１．第２受信クロックφｂ、φＣを時系
列の複数のクロックに変換し、多数決論理によりビット
データ区間の内容を検出するが、この場合にも、前述し
たようにノイズ（Ｎ）の影響を受けると、複数のクロッ
クの形成タイミングがずれて検出の同期がはずれてしま
う。

〔発明の目的〕

この発明は、前記の点に留意してなされたものであり、
ノイズの影響を排除して常に正確な検出を行なうことを
目的とする。

〔発明の構成〕

この発明は、デジタルデータのビット毎にマスククロッ
クに同期した受信クロックを形成し、該受信クロックに
もとづき前記データの各ビットの内容を検出するデジタ
ルデータの検出方法において、前記データの各ビットの
間に前記マスククロックに同期した時系列の庖数の検出
クロックを形成し、該各検出クロックのタイミングで前
記データのレベルをそれぞれ検出するとともに、該検出
により得られた複数の検出データの多数決処理によりノ
イズの影響を排除して前記変化点の位置を検出し、該検
出にもとづき前記受信クロックの形成タイミングを制御
し、前記データの検出の同期はずれを防止するようにし
すこことを特徴とするデジタルデータの検出方法である
。

〔発明の効果〕

したがって、この発明のデジタルデータの検出方法によ
ると、ノイズの影響を排除して変化点の位置を検出する
とともに、該検出にもとづき受信クロックの形成タイミ
ングを制御して前記データの検出の同期はずれを防止す
るため、ノイズの影響を排除して常に正確な検出が行な
えるものである。

〔実施例〕

つぎに、この発明を、その１実施例を示した第３図以下
の図面とともに詳細に説明する。

第３図は受信側に備えるＤＰＬＬ回路α３を示し、該Ｄ
ＰＬＬ回路０３が第１図のＤＰＬＬ回路（１）と異なる
点は、第１図の変化点検出回路（３）の代わりに変化点
検出回路（１→を設けた点である。

モしてＤＰＬＬ回路Ｑ３には、第４図（ａ）に示す受信
側のマスタクロック、す々わち第２図（ａ）のマスタク
ロックと同じマスククロックおよび、第４図（ｂ）に示
すマンチェスタ符号のデジタルデータが入力されるとと
もに、マスタクロックを形成する回路の出力を分周して
形成した第４図（ｃ）　、　（ｄ）　、　（ｅ）の０の
検出クロックφＸ、φｙ、φ２が入力さ′１する。

ところで第４図は第２図のビットデータ区間Ｃ）のカウ
ンタ（２）と同様のカウンタの値が１．２，３．４の部
分を拡大して示している。

また、検出クロックφＸ、φｙ、φ２は、マスタクロッ
クに同期してカウンタの値が変化する近傍に時系列に形
成されるととも尾、マスククロックの１同期のほぼ１／
６のパルス幅を有し、検出クロックφＸがＤ型フリップ
フロップ０υのトリガ端子（１）に人力され乙とともに
、検出クロックφｙがＤ型フリップフロップ００のトリ
ガ端子（ｔ）　Ｋ入力され、さらに、検出クロックφ２
がＤ型フリップフロップ／、Ｅ３のトリガ端子（ｔ）　
Ｋ入力される。

そしてフリップフロ、プ≠暴’Ｉｆ）　、　’１ｆ１９
はデータ端子（ｄ）ＶＣ第４図（ｂ）のデジタルデータ
が入力され、このときデジタルデータは、カウンタの値
が２から３１で移行する部分に負のスパイクノイズ（Ｎ
）が混入している。

そこでフリップフロップα０のＱ出力端子（ｑ）の出力
Ｖａは、検出クロックφＸのタイミングでデジタルデー
タのレベルを検出したレベルに１＋）、第４図（ｂ）の
デジタルデータの場合は、検出クロックφＸの、タイミ
ングのデジタルデータのレベルが、カウンタ（２）の値
が３のときに初めてＯＫなるため、第４図（ｆ）に示す
ように、カウンタの値が３のときの検出クロックφＸの
立上りのときにＱ出力端子（ｑ）の出力Ｖａが１から０
に変化する。

また、フリップフロップα０のＱ出力端子（ｑ）の出力
ｖｂは、検出クロック＜５ｙのタイミングでデジタルデ
ータのレベルを検出したレベルになり、１嘉４図（ｂ）
のデジタルチー夕の場合は、スパイクノイズ（Ｎ）にも
とづき第４１ｊＣＯＫ示すように、カウンタの値が３に
なる直前の検出クロックφｙの立上りのときくＱ出力端
子（ｑ）の出力ｖｂが１からＯＫ変化する。

さらに、出力Ｖａ、Ｖｂの論理積がゲート（至）により
演算されるとともに、デジタルデータと出力ｖｂとの論
理積がゲートθつにより演算され、かつ、マスククロッ
クと出力Ｖａとの論理積がゲート（１）により演算され
る。

そしてゲートα杓〜（イ）の出力の論理和がゲート（シ
Ｄ；でより演算され、ゲートＱＤからは、出力Ｖ、ａ、
Ｖｂがともに１のときおよび出力Ｖａ、Ｖｂのいずれか
一方が１のときｆ！：１′Ｌなるパルスが出力され乙。

さらに、ゲート・３Ｉ）の出力がフリップフロップ／１
７）のデータ端子（ｄ）に入力されるととも：・ζ排他
的論理和を演算するゲート偶の一方の入力端子に入力さ
れる。

そしてデジタルデータが１の間において、スパイクノイ
ズ（Ｎ）の後の検出クロックφ２がフリツプフロツプＱ
ηのトリガ端子（１）に入力されたときは、出力ｖｂが
０に変化するが、出力Ｖａが１に保持されるため、フリ
ップフロップαηのＱ出力端子（ｑ）の出力は′１″′
に保持され、フリップフロップＱ７１のＱ出力端子（ｑ
）の出力がＯに変化するのは、第４図Φ）［示すように
デジタルデータがＯＶｃ変化した後、すなわちカウンタ
（２）の値が４になった後の検出クロックφ２の入力後
に１乙。

すなわち、出力Ｖｃは、検出クロックφＸ、φｙにより
得られる出力Ｖａ、Ｖｂ　、す々わち複数の検出データ
の多数決処理により設定され、この場合デジタルデータ
がスパイクノイズ（Ｎ）　Ｋより、変化点゛の近傍で影
響を受けても、出力Ｖｃはスパイクノイズ（Ｍ影響を受
けることなく、検出クロックφＺＶｃもとづき、スパイ
クノイズ（Ｎ）が混入していないときと同様に、デジタ
ルデータがＯＫ変化した後に０に変化する。

そしてフリップフロップαηのＱ出力端子（ｑ）の出力
Ｖｃがゲート（イ）の他方の入力端子に入力され、ゲー
ト磐からＤ型フリップフロップ（ハ）のデーター子（ｄ
）に、第４図（ｉ）に示すように、第１図のゲート（８
）から出力されるクロックφａと同様の第４図（ｊ）の
クロックφａ、すなわちカウンタの値が２の間のデジタ
ルデータの変化点が検出されたか否かを調べるクロック
の立下りがフリップフロップ（財）のトリガ端子（１）
に田方されたときにＩＩｃなる検出出力Ｖ１が出力され
る。

そこでフリップフロップ（イ）のＱ出力端子（ｑ）の出
力Ｖ２　、すなわちカウンタに供給されるリセット出力
は、第４図［有］）に示すように０に保持され、スパイ
クノイズ（Ｎ）　Ｋよるカウンタ→の誤リセットが防止
され、つぎのビットデータ区間の同期はず゛れが防止さ
れる。

さらに、第１図のカウンタ（２）と同様のカウンタのＱ
ａ、Ｑｂ、Ｑ、ｃ端子の出力とマスタクロックとにもと
づき、第１図の場合と同様にして第１．第２受信クロッ
クφａ、φｂが形成される。

そしてＤＰＬＬ回路（至）に変化点検出回路α→を設け
、複数の検出クロックφＸ、φｙ、φ２を用いてデジタ
ルデータの各ビットの変化点を検出するとともに各検出
クロックφＸ、φｙ、φ２にもとづく出力Ｖａ、Ｖｂ、
ＶＣ２すなわち複数の検出データの多数決処理により、
変化点の位置を検出するため、スパイクノイズ（Ｎ）な
どのノイズの混入による誤検出の確率を著しく少なくし
、変化点の位置の検出に対するノイズの影響を排除し、
マスタクロックとデジタルデータの周波数が異なるとき
にのみ第１．第２受信クロックφａ、φｂを形成するカ
ウンタをリセットし、前記誤検出にょるカウンタの誤リ
セットを防止してデジタルデータの検出の同期はずれを
防止することができる。

さらに、ＤＰＬＬ回路α浄によりマンチェスタ符号から
なるデジタルデータを検出するため、ホームオートメー
ションや防犯、防災難視システムなどの安価１システム
に適用することにより、伝送環境が悪い場合にも、デー
タ伝送をくり返し送信する必要が少なくなり、簡単な構
成で応答を早くすることができる。

また、ＤＰＬＬＰＬＬ回路部３なデジタル回路により形
成できるため、集積化を容易に図る仁とができる。

なお、前記実施例では第１．第２受信クロックφａ、φ
ｂによりデジタルデータの各ビットの内容を検出する場
合に適用したが、前述のデジタルデータの伝送方式で説
明したように、第１．＠２受信クロックφａ、φｂを複
数のクロックにより形成して多数決論理により検出する
場合に適用することもできる。

また、マンチェスフ符号からなるデジタルデータだけで
なく、変化点の検出にもとづき受信クロックを形成し、
該受信クロックによりデータの内容を検出する伝送方式
に用いられる種々の符号のデジタルデータなどに適用で
き乙のは勿論である

【図面の簡単な説明】

第１図はマンチェスフ符号の検出、方法に用いられる従
来のデジタルＰＬＬ回路のブロック図、第２図（ａ）〜
（ｈ）は第１図のタイミングチャート、第３図はこの発
明のデジタルデータの検出方法の１実施例の一部の回路
ブロック図、第４図（ａ）〜（ｋ）は第３図のタイミン
グチャートである。 α９・・・デジタルＰ　Ｌ　Ｌ回路、θ４）・・変化点
検出回路、αＱ〜Ｑ７）　、　ａ・・フリップフロップ
、ｒ１８１〜■・・・ゲート、φｂ、φＣ・・・第１．
＠２受信クロック、φＸ、φｙ、φ２・・検出クロック
。 代理人　弁理士　藤田艇太部

Claims (1)

【特許請求の範囲】
1. ■　デジタルデータのビット毎にマスタクロックに同期
   した受信クロックを形成し、該受信クロックにもとづき
   前記データの各ビットの内容を検出するデジタルデータ
   の検出方法において、前記データの各ビットの間に前記
   マスタクロックに同期した時系列の複数の検出クロック
   を形成し、該各検出クロックのタイミングで前記データ
   のレベルをそれぞれ検出するとともに、該検出により得
   られた複数の検出データの多数決処理によりノイズの影
   響を排除して前記変化点の位置を検出し、該検出にもと
   づき前記受信クロックの形成タイミングを制御し、前記
   データの検出の同期はずれを防止するようにしたことを
   特徴とするデジタルデータの検出方法。