JPS60246099A - 半導体フローテイングゲートメモリセル - Google Patents

半導体フローテイングゲートメモリセル

Info

Publication number
JPS60246099A
JPS60246099A JP60095691A JP9569185A JPS60246099A JP S60246099 A JPS60246099 A JP S60246099A JP 60095691 A JP60095691 A JP 60095691A JP 9569185 A JP9569185 A JP 9569185A JP S60246099 A JPS60246099 A JP S60246099A
Authority
JP
Japan
Prior art keywords
memory
memory cell
injector
transistor
program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60095691A
Other languages
English (en)
Other versions
JPH0451917B2 (ja
Inventor
フリツツ・ギユンター・アダム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of JPS60246099A publication Critical patent/JPS60246099A/ja
Publication of JPH0451917B2 publication Critical patent/JPH0451917B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電荷インジェクタによって再充電可能であ
り、メモリマトリックスの第１のビット線と第２のビッ
ト線との間に選択トランジスタのソース・トレイン路と
直列に接続されたソース・トレイン路を有するメモリト
ランジスタのチャンネル領域にわたって延在している電
気的に７０−ティングのゲートを備え、このフローティ
ングゲートはメモリマトリックスのプログラム線に接続
されたプログラムゲートと容量的に結合され、選択トラ
ンジスタのゲート電極はメモリマトリックスのワード線
と接続されている半導体メモリセルに関する。
［発明の技術的背景］ 電気的に再プログラム可能な絶縁ゲート電界効果メモリ
トランジスタを有するメモリ（蓄積）セルよりなるメモ
リ（蓄積）マトリックスの製造においてはメモリセルが
全部故障のないものばかりで必るメモリマトリックスし
か原理的に使用できないために製造の歩留りに関して重
要な問題が生じて来る。例えば国際特許出願ＷＯ８３１
０２８４７号明細書によれば冗長コラムンを設けること
によってこの問題を解決することか試みられている。
それはプログラム可能な冗長デコーダを使用してコラム
ン中の１以上の故障セルを検出したとき故障のあるコラ
ムンと切替えられる。またヨーロッパ特許００９８０７
９号明細書にもそのようなプログラム可能な冗長デコー
ダを有するメモリマトリックスを備えたものが記載され
ており、その冗長デコーダはそのプログラムに従って選
択によって故障のメモリセルを故障のないメモ１ノセル
で置換する。
しかしながら、前述の問題を解決するそのような方法は
追加の周辺回路装置を必要とし、また故障のない冗長セ
ルによって故障セルを置換するためにメモリマトリック
スの測定および回路手段のプログラムを必要とする。
これらの欠点を克服するために、この発明は内部冗長を
有するセルを設ける考えから出発している。すなわち、
メモリセルは、周辺の冗長デコーダを設しプる必要がな
く、故障したメモリセルを故障のない冗長セルによって
置換するための再アドレスもせすに蓄積媒体を囲む絶縁
層の故障、特に半導体基体とフローティングゲートとの
間のインジェクタ酸化物の故障の発生においてその蓄積
特性を維持することができる。そのようなメモリセルは
機能的メモリマトリックスの歩留りを向上させるだけで
なく、その耐久力を改善する。何故ならばセル中の局部
的故障が動作時間中に発生したときにもセルの蓄積容量
が維持されるからである。
この発明は、電荷インジェクタによって再充電可能であ
り、メモリマトリックスの第１のビット線と第２のビッ
ト線との間に選択トランジスタのソース・ドルイン路と
直列に接続されたソース・トレイン路を有するメモリト
ランジスタのチャンネル領域にわたって延在している電
気的にフローティングのグー１〜を備え、このフローテ
ィングゲートはメモリマトリックスのプログラム線に接
続されたプログラムゲートと容量的に結合され、選択ト
ランジスタのゲート電極はメモリマトリックスのワード
線と接続されている半導体メモリセルに関する。
このような形式のメモ１ノセルは例えば雑誌エレクトロ
ニクス（ＥＩｅｃｔｒｏｎｉｃｓ）　１９８２年２月１
０比号１２１および１２２頁およびＩＢＭテクニカル　
ディスクロージャ　ブレテン２３／２　（１９８０年７
月）６６１〜６６３頁に記載されている。
［発明の概要］ この発明の目的は、そのようなメモリセルを使用する集
積メモリマトリックスの歩留りおよび耐久性を改善する
ことである。
この目的は、前記の半導体メモリセルにおいて、第１の
ビット線と第２のビット線との間にメモリトランジスタ
のソース・トレイン路と直列にそれぞれ自分のインジェ
クタによって再充電可能なそれぞれのフローティング・
ゲートを僅えた１個以上の別のメモリトランジスタのソ
ース・ドレイン路が配置され、それらのメモリトランジ
スタはデプレッション型のものであり、それらのメモリ
トランジスタのプログラムゲートは互いに結合されて共
通のプログラム線の一部を形成するように構成したこと
を特徴とする。
したがって、この発明による半導体フローティングゲー
トメモリセルは従来のメモリセルに比較して、まず何よ
りも１固々のメモリトランジスタの代わりにプログラミ
ングゲートがプログラム線に接続されているそのような
メモリトランジスタのソース・ドレイン路の直列配置が
設けられる点で相違している。メモリトランジスタのソ
ース・トレイン領域対間のチャンネル領域は、メモリト
ランジスタがデプレッション型でおるとき例えばマスク
を使用したイオン注入によってそれらの領域と同じ導電
型の不純物原子でドープされる。このようにしてインジ
ェクタ酸化物中の絶縁破壊のために１個のメモリトラン
ジスタの故障が起こった場合にこのメモリトランジスタ
がもはやプログラムされるのではなく、導通状態に留ま
り、それ改番メモリセルは全体として変化しないプログ
ラムに保持される。
この発明のメモリセルの好ましい１実施態様においては
、メモリセルのインジェクタはインジェクタ選択トラン
ジスタのソース・トレイン路を介してのみ選択可能であ
る。他のものに比較して、これはメモリセルのフローテ
ィングゲートに蓄積された電荷の擾乱が読取りサイクル
中除外される利点がある。何故ならばインジェクタと第
１のビット線との間に接続が存在しないからである。イ
ンジェクタ選択トランジスタのゲート電極は同様に半導
体フローティングゲートメモリセルのワード線に接続さ
れることが好ましい。
［発明の実施例］ 以下、添附図面を参照に実施例によってこの発明および
その利点を説明する。
第３図は通常の形式の半導体メモリセルの回路図を示す
。そのセルは第１のビット線Ｘと第２のビット線Ｙとの
間にソース・トレイン路が直列に配置されたメモリトラ
ンジスタＴＳ１と選択トランジスタＴａとを有している
。選択トランジスタＴａのゲート電極Ｇａはワード線２
に接続され、それを介してメモリマトリックスの１行（
ｒｏｗ）の選択トランジスタＨａは選択されることがで
き、それによってビット線ＸおよびＹの適当な電圧に接
続され個々のメモリセルの読取り、書込み或いは消去を
行なうことができる。メモリトランジスタＴｓｌは電気
的にフローティングのメモリゲートＦｏｌを有し、それ
はインジェクタ電極■１によって充電または放電される
ことができる。フローティングメモリゲートＦｇ１とイ
ンジェクタ電極１１との間に第３図に斜線で示したゲー
ト酸化物が配置され、その厚さは約５０〜１５０人の範
囲であり、それ故それは電子がトンネル効果で通り抜け
ることができる。フローティングメモリゲートＦｇ１は
書込みまたは消去のいずれかを行なうためにプログラム
電極Ｐｇを介して容量的に選択されることができる。必
要な電位はプログラム線Ｐに供給される。
第４図は第３図に示した従来のメモリセルのＳｔゲート
の設計を示す。それ見多結晶シリコンの２つの導体レベ
ルを使用していることが特徴である。Ｐ−Ｉで示された
ワード線Ｚおよび同様にＰ−Ｉで示された電極Ｆ（１１
はこの多結晶シリコンからエツチングによって形成され
る。しかしながら、実際の製造プロセスは第１のマスク
の５ＤＧ（ソース、ドレイン、ゲート）領域の外側のフ
ィールド酸化物で覆われたフィールド区域を形成する処
理によって開始され、その第１のマスクのＳＤＧ領域の
範囲内でまず半導体表面が露出される。その後露出され
た半導体基体表面はゲート酸化物を生成するために酸化
される。次に、トンネル酸化物区域を有する第２のマス
クＭ２を使用して第４図に斜線で示すような区域が露出
され、インジェクタ■１のトンネル酸化物が必要な厚さ
に生成される。その後７０−テインググートＦｇ１のワ
ード線Ｚの限定による前述のＰ−■プロセスが行われる
。その後多結晶シリコンで覆われない区域のゲート酸化
物は除去され、それ故次のイオン注入および、または拡
散工程においてドープされたソース領域およびトレイン
領域がそれぞれ形成される。酸化された多結晶シリコン
およびフィ−ルド酸化物で覆われたベース材料上に第２
の多結晶シリコン層が付着され、Ｐ−Ｉ［で示されたマ
スクを使用してプログラム線Ｐがエツチングにより形成
される。第４図に示されるように、このプログラム線Ｐ
は７０一テインググートＦｇ１を覆いそれによって必要
な容量結合を与える。さらに第４図は各領域と共にＳＤ
Ｇマスクの成形のために第１のビット線Ｘが拡散され、
それは点Ｃにおいて選択トランジスタＴａの領域と接続
され、したがってアルミニウム導体線Ａ１の形態で接続
されていることを示している。実際、第４図から明らか
なように第２のビット線Ｙはメモリマトリックス中の全
てのワード線Ｚ　、ｉよびプログラム線Ｐを横切って延
在している。以上説明した製造方法は第６図および第２
図に示す構成に対しても適用可能である。
第５図は別の従来の形式の半導体メモリセルの回路図を
示し、それは前記エレクトロニクス１９８２年２月１０
日号に記載されているような電気的にフローティングな
ゲートを備えている。このメモリセルでは、インジェク
タ１１のトンネル酸化物は、読取り巾約２ｖが供給され
る第１のビット線Ｘから電気的に分離されている。ゼロ
電位が第２のビット線ならびにワード線Ｚに同時に供給
されているから、選択されないメモリセルのトンネル酸
化物は読取りサイクル中負荷されることはない。
従来のシリコンゲート技術により設計されたメモリマト
リックス中の第５図に示したようなメモリセルの構成は
第６図によって行われる。この場合にはメモリセルは対
称線Ｓｐに関して対称に配置されている。
以上のように第５図および第６図に示すような半導体メ
モリセルについての説明から開始したが、今度はこの発
明の好ましい実施例について、第１図および第２図を参
照に説明する。これらの図面においてはメモリマトリッ
クスの一部としてこの発明による２個のメモリセルが示
されている。まず第１図の等価回路について、次に第２
図の構成について説明する。
第２図から明らかなように、この発明のメモリセルによ
れば特にスペースを節減することができる。何故ならば
インジェクタＩｔ、Ｂ、１３は互いに平行に延在する２
本の帯状区域の一部を占めているに過ぎないからである
。それらの帯状区域は５Ｃ）Ｇマスキングに続いて行わ
れた露出された半導体表面のドープによって生成される
。第１のビット線Ｘまで連続しているこれらの平行な区
域はＳＤＧマスキングの外側の区域を占めるフィールド
酸化物によってその長手側部で制限されている。
第１図および第２図に示された実施例のものはトリプル
メモリセルと呼ばれ、２ｍのメモリトランジスタは冗長
である。各メモリトランジスタ丁３１．ＴＳ２および丁
Ｓ３およびそれらに隣接してそれぞれ位置しているイン
ジェクタＩＩ、Ｉ２゜Ｉ３は全部に共通した特別のフロ
ーティングゲートを有している。もちろん、２個の冗長
トランジスタの代わりに任意の数、例えば関係するイン
ジェクタを有するただ１個或いは３個以上の冗長メモリ
トランジスタが設けられてもよい。信頼性に関するスペ
ース的な要求は考慮されなければならない。しかしなが
ら、冗長メモリトランジスタのこの追加的なスペースの
要求はそれ程重要なものではない。何故ならば、従来の
技術によって必要とされていた冗長デコーダを含む追加
の制御導線および制御論理装置は必要ないからである。
この発明による半導体メモリセルの動作モードは次のよ
うなものでおる。すなわち、インジェクタ酸化物中の絶
縁破壊のためにメモリセルの特定のセルの故障によって
各部分セルのフローティングゲートＦＧ１．　ＦＯ２，
またはＦｇ３は第２のビット線と短絡され、そのため部
分セルはもはやプログラム可能でなくなる。しかしなが
ら、関係するメモリトランジスタＴＳＩ、ＴＳ２または
Ｔａ２は、この発明によって全部のメモリトランジスタ
Ｔｓ１゜Ｔ’ｓ２．　Ｔｓ３がデプレッション型である
ため導通状態のままでおる。この目的で、メモリトラン
ジスタのゲート区域中へ、ソース、ドレイン領域の導電
型のドープ物質がマスクイオン注入によって導入される
。したがって、この発明による記憶セルの適切な機能の
ためには、直列に配置された部分セルの少なくとも１個
が故障しないで残れば、すなわちプログラム可能であれ
ば充分である。これは機能的メモリの歩留りを大きく増
加するものである。
【図面の簡単な説明】
第１図は、この発明の１実施例の２個の半導体フローテ
ィングゲートメモリセルをマトリックスの一部として示
してあり、第２図は、第１図に示すメモリマトリックス
の一部分のレイアウトを示す。第３図は、従来の形式の
半導体７０−ティングゲートメモリセルの回路図であり
、第４図はそのレイアウトを示す。第５図は、別の従来
の形式の半導体フローティングゲートメモリセルの回路
図であり、第６図はそのレイアウトを示す。 Ｔｓｌ、　Ｔａ２．　ＴＳ３・・・メモリトランジスタ
、Ｔａ・・・選択トランジスタ、Ｘ、Ｙ・・・ビット線
、Ｚ・・・ワード線、Ｆｌ）１．　Ｆｇ２．　ＦＯ３・
・・フローティングゲート。 出願人代理人　弁理士　鈴江武彦

Claims (4)

    【特許請求の範囲】
  1. （１）電荷インジェクタによって再充電可能であり、メ
    モリマトリックスの第１のビット線と第２のビット線と
    の間に選択トランジスタのソース・トレイン路と直列に
    接続されたソース・トレイン路を有するメモリトランジ
    スタのチャンネル領域にわたって延在している電気的に
    フローティングのゲートを備え、このフローティングゲ
    ートはメモリマトリックスのプログラム線に接続された
    プログラムゲートと容量的に結合され、選択トランジス
    タのゲート電極はメモリマトリックスのワード線と接続
    されている半導体メモリセルにおいて、第１のヒツト線
    と第２のビット線との間にメモリトランジスタのソース
    ・トレイン路と直列にそれぞれ自分のインジェクタによ
    って再充電可能なそれぞれのフローティングゲートを備
    えた１個以上の別のメモリトランジスタのソース・ドレ
    イン路が配置され、 それらのメモリトランジスタはデプレッション型のもの
    であり、 それらのメモリトランジスタのプログラムゲートは互い
    に結合されて共通のプログラム線の一部を形成している
    ことを特徴とする半導体メモリセル。
  2. （２）メモリセルのインジェクタ（１１，Ｉ２・・・Ｉ
    ｎ）がインジェクタ選択トランジスタ（Ｔａｉ）のソー
    ス・ドレイン路を介して選択可能に構成されていること
    を特徴とする特許請求の範囲第１項記載の半導体メモリ
    セル。
  3. （３）インジェクタ選択トランジスタ（Ｔａｉ）のゲー
    ト電極がワード線（Ｚ）に接続されていることを特徴と
    する特許請求の範囲第２項記載の半導体メモリセル。
  4. （４）インジェクタ（１１，Ｉ２・・・Ｉｎ）が直列に
    配置され、フィールド酸化物の狭い条帯によってメモリ
    トランジスタ（ＴＳＩ・・・Ｔｓｎ）の直列装置から分
    離されていることを特徴とする特許請求の範囲第３項記
    載の半導体メモリセル。
JP60095691A 1984-05-07 1985-05-07 半導体フローテイングゲートメモリセル Granted JPS60246099A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP84105116,2 1984-05-07
EP84105116A EP0160720B1 (de) 1984-05-07 1984-05-07 Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate

Publications (2)

Publication Number Publication Date
JPS60246099A true JPS60246099A (ja) 1985-12-05
JPH0451917B2 JPH0451917B2 (ja) 1992-08-20

Family

ID=8191928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60095691A Granted JPS60246099A (ja) 1984-05-07 1985-05-07 半導体フローテイングゲートメモリセル

Country Status (5)

Country Link
US (1) US4580247A (ja)
EP (1) EP0160720B1 (ja)
JP (1) JPS60246099A (ja)
AU (1) AU4171085A (ja)
DE (1) DE3468592D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01124199A (ja) * 1987-11-09 1989-05-17 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH01273350A (ja) * 1988-04-25 1989-11-01 Nec Corp 不揮発性半導体記憶装置
JP2010129979A (ja) * 2008-12-01 2010-06-10 Rohm Co Ltd Ｅｅｐｒｏｍ
JP2012230758A (ja) * 2012-07-24 2012-11-22 Renesas Electronics Corp 半導体装置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4787047A (en) * 1985-03-22 1988-11-22 Intersil Electrically erasable fused programmable logic array
US4933904A (en) * 1985-11-29 1990-06-12 General Electric Company Dense EPROM having serially coupled floating gate transistors
US4758988A (en) * 1985-12-12 1988-07-19 Motorola, Inc. Dual array EEPROM for high endurance capability
US5245566A (en) * 1987-04-24 1993-09-14 Fujio Masuoka Programmable semiconductor
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US5719805A (en) * 1987-04-24 1998-02-17 Kabushiki Kaisha Toshiba Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units
US5877981A (en) * 1987-06-29 1999-03-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having a matrix of memory cells
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US5270969A (en) * 1987-06-29 1993-12-14 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with nand cell structure
US6545913B2 (en) 1987-06-29 2003-04-08 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US6034899A (en) * 1987-06-29 2000-03-07 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US4939690A (en) * 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
US4845538A (en) * 1988-02-05 1989-07-04 Emanuel Hazani E2 prom cell including isolated control diffusion
US4855955A (en) * 1988-04-08 1989-08-08 Seeq Technology, Inc. Three transistor high endurance eeprom cell
US5005155A (en) * 1988-06-15 1991-04-02 Advanced Micro Devices, Inc. Optimized electrically erasable PLA cell for minimum read disturb
US5295096A (en) * 1988-07-11 1994-03-15 Mitsubishi Denki Kabushiki Kaisha NAND type EEPROM and operating method therefor
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
JP2580752B2 (ja) * 1988-12-27 1997-02-12 日本電気株式会社 不揮発性半導体記憶装置
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
JP3060680B2 (ja) * 1990-11-30 2000-07-10 日本電気株式会社 不揮発性半導体記憶装置
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
DE69326154T2 (de) * 1993-11-30 2000-02-24 Stmicroelectronics S.R.L., Agrate Brianza Integrierte Schaltung für die Programmierung einer Speicherzelle eines nicht flüchtigen Speicherregisters
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5889410A (en) * 1996-05-22 1999-03-30 International Business Machines Corporation Floating gate interlevel defect monitor and method
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7430138B2 (en) * 2005-03-31 2008-09-30 Sandisk Corporation Erasing non-volatile memory utilizing changing word line conditions to compensate for slower erasing memory cells
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3176713D1 (en) * 1980-11-26 1988-05-26 Fujitsu Ltd Nonvolatile memory
JPS57130298A (en) * 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor integrated circuit memory and relieving method for its fault

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01124199A (ja) * 1987-11-09 1989-05-17 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH01273350A (ja) * 1988-04-25 1989-11-01 Nec Corp 不揮発性半導体記憶装置
JP2010129979A (ja) * 2008-12-01 2010-06-10 Rohm Co Ltd Ｅｅｐｒｏｍ
JP2012230758A (ja) * 2012-07-24 2012-11-22 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
AU4171085A (en) 1985-11-14
US4580247A (en) 1986-04-01
EP0160720A1 (de) 1985-11-13
EP0160720B1 (de) 1988-01-07
DE3468592D1 (en) 1988-02-11
JPH0451917B2 (ja) 1992-08-20

Similar Documents

Publication Publication Date Title
US4580247A (en) Semiconductor floating gate memory cell
KR0167874B1 (ko) 반도체 기억장치
KR0159457B1 (ko) 반도체 메모리장치
US7939879B2 (en) Semiconductor device
CN100492541C (zh) 非易失性半导体存储器及其操作方法
US5790455A (en) Low voltage single supply CMOS electrically erasable read-only memory
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
JP2596695B2 (ja) Ｅｅｐｒｏｍ
US7333367B2 (en) Flash memory devices including multiple dummy cell array regions
JPH0343792B2 (ja)
KR930000761B1 (ko) 배선지연이 적은 배선 및 데코우더를 가진 반도체 집적회로장치
WO1998029907A2 (en) Low voltage single supply cmos electrically erasable read-only memory
JPS6318865B2 (ja)
US20120228693A1 (en) Highly Reliable NAND Flash memory using a five side enclosed Floating gate storage elements
US6031771A (en) Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements
US5179427A (en) Non-volatile semiconductor memory device with voltage stabilizing electrode
JPH0581069B2 (ja)
US6240021B1 (en) Nonvolatile semiconductor memory device improved in readout operation
JP4040102B2 (ja) 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路
US5016069A (en) Large-scale EPROM memory
KR19980055726A (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
KR100665413B1 (ko) 반도체 디바이스
US6307229B2 (en) Nonvolatile semiconductor memory device structure with superimposed bit lines and short-circuit metal strips
JP2809802B2 (ja) 不揮発性半導体記憶装置
KR0130548B1 (ko) 전위고정용 전극을 구비한 불휘발성 반도체기억장치

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees