JPH0451917B2 - - Google Patents

Info

Publication number
JPH0451917B2
JPH0451917B2 JP9569185A JP9569185A JPH0451917B2 JP H0451917 B2 JPH0451917 B2 JP H0451917B2 JP 9569185 A JP9569185 A JP 9569185A JP 9569185 A JP9569185 A JP 9569185A JP H0451917 B2 JPH0451917 B2 JP H0451917B2
Authority
JP
Japan
Prior art keywords
memory
memory cell
bit line
transistor
injector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP9569185A
Other languages
English (en)
Other versions
JPS60246099A (ja
Inventor
Gyuntaa Adamu Furitsutsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of JPS60246099A publication Critical patent/JPS60246099A/ja
Publication of JPH0451917B2 publication Critical patent/JPH0451917B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電荷インジエクタによつて再充電
可能であり、メモリマトリツクスの第１のビツト
線と第２のビツト線との間に選択トランジスタの
ソース・ドレイン路の直列に接続されたソース・
ドレイン路を有するメモリトランジスタのチヤン
ネル領域にわたつて延在している電気的にフロー
テイングのゲートを備え、このフローテイングゲ
ートはメモリマトリツクスのプログラム線に接続
されたプログラムゲートと容量的に結合され、選
択トランジスタのゲート電極はメモリマトリツク
スのワード線と接続されている半導体メモリセル
に関する。
［発明の技術的背景］ 電気的に再プログラム可能な絶縁ゲート電界効
果メモリトランジスタを有するメモリ（蓄積）セ
ルよりなるメモリ（蓄積）マトリツクスの製造に
おいてはメモリセルが全部故障のないものばかり
であるメモリマトリツクスしか原理的に使用でき
ないために製造の歩留りに関して重要な問題が生
じて来る。例えば国際特許出願WO 83／02847号
明細書によれば冗長コラムンを設けることによつ
てこの問題を解決することが試みられている。そ
れはプログラム可能な冗長デコーダを使用してコ
ラムン中の１以上の故障セルを検出したとき故障
のあるコラムンと切替えられる。またヨーロツパ
特許0098079号明細書にもそのようなプログラム
可能な冗長デコーダを有するメモリマトリツクス
を備えたものが記載されており、その冗長デコー
ダはそのプログラムに従つて選択によつて故障の
メモリセルを故障のないメモリセルで置換する。
しかしながら、前述の問題を解決するそのよう
な方法は追加の周辺回路装置を必要とし、また故
障のない冗長セルによつて故障セルを置換するた
めにメモリマトリツクスの測定および回路手段の
プログラムを必要とする。
これらの欠点を克服するために、この発明は内
部冗長を有するセルを設ける考えから出発してい
る。すなわち、メモリセルは、周辺の冗長デコー
ダを設ける必要がなく、故障したメモリセルを故
障のない冗長セルによつて置換するための再アド
レスもせずに蓄積媒体を囲む絶縁層の故障、特に
半導体基体とフローテイングゲートとの間のイン
ジエクタ酸化物の故障の発生においてその蓄積特
性を維持することができる。そのようなメモリセ
ルは機能的メモリマトリツクスの歩留りを向上さ
せるだけでなく、その耐久力を改善する。何故な
らばセル中の局部的故障が動作時間中に発生した
ときにもセルの蓄積容量が維持されるからであ
る。
この発明は、電荷インジエクタによつて再充電
可能であり、メモリマトリツクスの第１のビツト
線と第２のビツト線との間に選択トランジスタの
ソース・ドレイン路と直列に接続されたソース・
ドレイン路を有するメモリトランジスタのチヤン
ネル領域にわたつて延在している電気的にフロー
テイングのゲートを備え、このフローテイングゲ
ートはメモリマトリツクスのプログラム線に接続
されたプログラムゲートと容量的に結合され、選
択トランジスタのゲート電極はメモリマトリツク
スのワード線と接続されている半導体メモリセル
に関する。
このような形式のメモリセルは例えば雑誌エレ
クトロニクス（Electronics）1982年２月10比号
121および122頁およびIBMテクニカル デイス
クロージヤ ブレテン23／２（1980年７月）661〜
663頁に記載されている。
［発明の概要］ この発明の目的は、そのようなメモリセルを使
用する集積メモリマトリツクスの歩留りおよび耐
久性を改善することである。
この目的は、前記の半導体メモリセルにおい
て、第１のビツト線と第２のビツト線との間にメ
モリトランジスタのソース・ドレイン路と直列に
それぞれ自分のインジエクタによつて再充電可能
なそれぞれのフローテイング・ゲートを備えた１
個以上の別のメモリトランジスタのソース・ドレ
イン路が配置され、それらのメモリトランジスタ
はデプレツシヨン型のものであり、それらのメモ
リトランジスタのプログラムゲートは互いに結合
されて共通のプログラム線の一部を形成するよう
に構成したことを特徴とする。
したがつて、この発明による半導体フローテイ
ングゲートメモリセルは従来のメモリセルに比較
して、まず何よりも個々のメモリトランジスタの
代わりにプログラミングゲートがプログラム線に
接続されているそのようなメモリトランジスタの
ソース・ドレイン路の直列配置が設けられる点で
相違している。メモリトランジスタのソース・ド
レイン領域対間のチヤンネル領域は、メモリトラ
ンジスタがデプレツシヨン型であるとき例えばマ
クスを使用したイオン注入によつてそれらの領域
と同じ導電型の不純物原子でドープされる。この
ようにしてインジエクタ酸化物中の絶縁破壊のた
めに１個のメモリトランジスタの故障が起こつた
場合にこのメモリトランジスタがもはやプログラ
ムされるのではなく、導通状態に留まり、それ故
各メモリセルは全体として変化しないプログラム
に保持される。
この発明のメモリセルの好ましい１実施態様に
おいては、メモリセルのインジエクタはインジエ
クタ選択トランジスタのソース・ドレイン路を介
してのみ選択可能である。他のものに比較して、
これはメモリセルのフローテイングゲートに蓄積
された電荷の擾乱が読取りサイクル中除外される
利点がある。何故ならばインジエクタと第１のビ
ツト線との間に接続が存在しないからである。イ
ンジエクタ選択トランジスタのゲート電極は同様
に半導体フローテイングゲートメモリセルのワー
ド線に接続されることが好ましい。
［発明の実施例］ 以下、添附図面を参照に実施例によつてこの発
明およびその利点を説明する。
第３図は通常の形式の半導体メモリセルの回路
図を示す。そのセルは第１のビツト線Ｘと第２の
ビツト線Ｙとの間にソース・ドレイン路が直列に
配置されたメモリトランジスタTs１と選択トラ
ンジスタTaとを有している。選択トランジスタ
Taのゲート電極Gaはワード線ｚに接続され、そ
れを介してメモリマトリツクスの１行（row）の
選択トランジスタTaは選択されることができ、
それによつてビツト線ＸおよびＹの適当な電圧に
接続され個々のメモリセルの読取り、書込み或い
は消去を行なうことができる。メモリトランジス
タTs１は電気的にフローテイングのメモリゲー
トFg１を有し、それはインジエクタ電極Ｉ１に
よつて充電または放電されることができる。フロ
ーテイングメモリゲートFg１とインジエクタ電
極Ｉ１との間に第３図に斜線で示したゲート酸化
物が配置され、その厚さは約50〜150Åの範囲で
あり、それ故それは電子がトンネル効果で通り抜
けることができる。フローテイングメモリゲート
Fg１は書込みまたは消去のいずれかを行なうた
めにプログラム電極Pgを介して容量的に選択さ
れることができる。必要な電位はプログラム線Ｐ
に供給される。
第４図は第３図に示した従来のメモリセルのSi
ゲートの設計を示す。それは多結晶シリコンの２
つの導体レベルを使用していることが特徴であ
る。Ｐ−Ｉで示されたワード線Ｚおよび同様にＰ
−Ｉで示された電極Fg１はこの多結晶シリコン
からエツチングによつて形成される。しかしなが
ら、実際の製造プロセスは第１のマスクのSDG
（ソース、ドレイン、ゲート）領域の外側のフイ
ールド酸化物で覆われたフイールド区域を形成す
る処理によつて開始され、その第１のマスクの
SDG領域の範囲内でまず半導体表面が露出され
る。その後露出された半導体基体表面はゲート酸
化物を生成するために酸化される。次に、トンネ
ル酸化物区域を有する第２のマスクＭ２を使用し
て第４図に斜線で示すような区域が露出され、イ
ンジエクタＩ１のトンネル酸化物が必要な厚さに
生成される。その後フローテイングゲートFg１
のワード線Ｚの限定による前述のＰ−Ｉプロセス
が行われる。その後多結晶シリコンで覆われない
区域のゲート酸化物は除去されれ、それ故次のイ
オン注入および、または拡散工程においてドープ
されたソース領域およびドレイン領域がそれぞれ
形成される。酸化された多結晶シリコンおよびフ
イールド酸化物で行われたベース材料上に第２の
多結晶シリコン層が付着され、Ｐ−で示された
マスクを使用してプログラム線Ｐがエツチングに
より形成される。第４図に示されるように、この
プログラム線ＰはフローテイングゲートFg１を
覆いそれによつて必要な容量結合を与える。さら
に第４図は各領域と共にSDGマスクの成形のた
めに第１のビツト線Ｘが拡散され、それは点Ｃに
おいて選択トランジスタTaの領域と接続され、
したがつてアルミニウム導体線Ａ１の形態で接続
されていることを示している。実際、第４図から
明らかなように第２のビツト線Ｙはメモリマトリ
ツクス中の全てのワード線Ｚおよびプログラム線
Ｐを横切つて延在している。以上説明した製造方
法は第６図および第２図に示す構成に対しても適
用可能である。
第５図は別の従来の形式の半導体メモリセルの
回路図を示し、それは前記エレクトロニクス1982
年２月10日号に記載されているような電気的にフ
ローテイングなゲートを備えている。このメモリ
セルでは、インジエクタＩ１のトンネル酸化物
は、読取り中約2Vが供給される第１のビツト線
Ｘから電気的に分離されている。ゼロ電位が第２
のビツト線ならびにワード線Ｚに同時に供給され
ているから、選択されないメモリセルのトンネル
酸化物は読取りサイクル中負荷されることはな
い。
従来のシリコンゲート技術により設計されたメ
モリマトリツクス中の第５図に示したようなメモ
リセルの構成は第６図によつて行われる。この場
合にはメモリセルは対称線Spに関して対称に配
置されている。
以上のように第５図および第６図に示すような
半導体メモリセルについての説明から開始した
が、今度はこの発明の好ましい実施例について、
第１図および第２図を参照に説明する。これらの
図面においてはメモリマトリツクスの一部として
この発明による２個のメモリセルが示されてい
る。まず第１図の等価回路について、次に第２図
の構成について説明する。
第２図から明らかなように、この発明のメモリ
セルによれば特にスペースを節減することができ
る。何故ならばインジエクタＩ１，Ｉ２，Ｉ３は
互いに平行に延在する２本の帯状区域の一部を占
めているに過ぎないからである。それらの帯状区
域はSDGマスキングに続いて行われた露出され
た半導体表面のドープによつて生成される。第１
のビツト線Ｘまで連続しているこれらの平行な区
域はSDGマスキングの外側の区域を占めるフイ
ールド酸化物によつてその長手側部で制限されて
いる。
第１図および第２図に示された実施例のものは
トリプルメモリセルと呼ばれ、２個のメモリトラ
ンジスタは冗長である。各メモリトランジスタ
Ts１，Ts２およびTs３およびそれらに隣接して
それぞれ位置しているインジエクタＩ１，Ｉ２，
Ｉ３は全部に共通した特別のフローテイングゲー
トを有している。もちろんん、２個の冗長トラン
ジスタの代わりに任意の数、例えば関係するイン
ジエクタを有するただ１個或いは３個以上の冗長
メモリトランジスタが設けられてもよい。信頼性
に関するスペース的な要求は考慮されなければな
らない。しかしながら、冗長メモリトランジスタ
のこの追加的なスペースの要求はそれ程重要なも
のではない。何故ならば、従来の技術によつて必
要とされていた冗長デコーダを含む追加の制御導
線および制御論理装置は必要ないからである。
この発明による半導体メモリセルの動作モード
は次のようなものである。すなわち、インジエク
タ酸化物中の絶縁破壊のためにメモリセルの特定
のセルの故障によつて各部分セルのフローテイン
グゲートFg１，Fg２，またはFg３は第２のビツ
ト線と短絡され、そのため部分セルはもはやプロ
グラム可能でなくなる。しかしながら、関係する
メモリトランジスタTs１，Ts２またはTs３は、
この発明によつて全部のメモリトランジスタTs
１，Ts２，Ts３がデプレツシヨン型であるため
導通状態のままである。この目的で、メモリトラ
ンジスタのゲート区域中へ、ソース、ドレイン領
域の導電型のドープ物質がマスクイオン注入によ
つて導入される。したがつて、この発明による記
憶セルの適切な機能のためには、直列に配置され
た部分セルの少なくとも１個が故障しないで残れ
ば、すなわちプログラム可能であれば充分であ
る。これは機能的メモリの歩留りを大きく増加す
るものである。
【図面の簡単な説明】
第１図は、この発明の１実施例の２個の半導体
フローテイングゲートメモリセルをマトリツクス
の一部として示しており、第２図は、第１図に示
すメモリマトリツクスの一部分のレイアウトを示
す。第３図は、従来の形式の半導体フローテイン
グゲートメモリセルの回路図であり、第４図はそ
のレイアウトを示す。第５図は、別の従来の形式
の半導体フローテイングゲートメモリセルの回路
図であり、第６図はそのレイアウトを示す。 Ts１，Ts２，Ts３…メモリトランジスタ、
Ta…選択トランジスタ、Ｘ，Ｙ…ビツト線、Ｚ
…ワード線、Fg１，Fg２，Fg３…フローテイン
グゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 電荷インジエクタによつて再充電可能であ
    り、メモリマトリツクスの第１のビツト線と第２
    のビツト線との間に選択トランジスタのソース・
    ドレイン路と直列に接続されたソース・ドレイン
    路を有するメモリトランジスタのチヤンネル領域
    にわたつて延在している電気的にフローテイング
    のゲートを備え、このフローテイングゲートはメ
    モリマトリツクスのプログラム線に接続されたプ
    ログラムゲートと容量的に結合され、選択トラン
    ジスタのゲート電極はメモリマトリツクスのワー
    ド線と接続されている半導体メモリセルにおい
    て、 第１のビツト線と第２のビツト線との間にメモ
    リトランジスタのソース・ドレイン路と直列にそ
    れぞれ自分のインジエクタによつて再充電可能な
    それぞれのフローテイングゲートを備えた１個以
    上の別のメモリトランジスタのソース・ドレイン
    路が配置され、 それらのメモリトランジスタはデプレツシヨン
    型のものであり、 それらのメモリトランジスタのプログラムゲー
    トは互いに結合されて共通のプログラム線の一部
    を形成していることを特徴とする半導体メモリセ
    ル。 ２ メモリセルのインジエクタＩ１，Ｉ２…Inが
    インジエクタ選択トランジスタTaiのソース・ド
    レイン路を介して選択可能に構成されていること
    を特徴とする特許請求の範囲第１項記載の半導体
    メモリセル。 ３ インジエクタ選択トランジスタTaiのゲート
    電極がワード線Ｚに接続されていることを特徴と
    する特許請求の範囲第２項記載の半導体メモリセ
    ル。 ４ インジエクタＩ１，Ｉ２…Inが直列に配置さ
    れ、フイールド酸化物の狭い条帯によつてメモリ
    トランジスタTs１…Tsnの直列装置から分離さ
    れていることを特徴とする特許請求の範囲第３項
    記載の半導体メモリセル。
JP60095691A 1984-05-07 1985-05-07 半導体フローテイングゲートメモリセル Granted JPS60246099A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP84105116,2 1984-05-07
EP84105116A EP0160720B1 (de) 1984-05-07 1984-05-07 Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate

Publications (2)

Publication Number Publication Date
JPS60246099A JPS60246099A (ja) 1985-12-05
JPH0451917B2 true JPH0451917B2 (ja) 1992-08-20

Family

ID=8191928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60095691A Granted JPS60246099A (ja) 1984-05-07 1985-05-07 半導体フローテイングゲートメモリセル

Country Status (5)

Country Link
US (1) US4580247A (ja)
EP (1) EP0160720B1 (ja)
JP (1) JPS60246099A (ja)
AU (1) AU4171085A (ja)
DE (1) DE3468592D1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4787047A (en) * 1985-03-22 1988-11-22 Intersil Electrically erasable fused programmable logic array
US4933904A (en) * 1985-11-29 1990-06-12 General Electric Company Dense EPROM having serially coupled floating gate transistors
US4758988A (en) * 1985-12-12 1988-07-19 Motorola, Inc. Dual array EEPROM for high endurance capability
US5719805A (en) * 1987-04-24 1998-02-17 Kabushiki Kaisha Toshiba Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units
US5313420A (en) * 1987-04-24 1994-05-17 Kabushiki Kaisha Toshiba Programmable semiconductor memory
US5245566A (en) * 1987-04-24 1993-09-14 Fujio Masuoka Programmable semiconductor
US5448517A (en) * 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US6034899A (en) * 1987-06-29 2000-03-07 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US5270969A (en) * 1987-06-29 1993-12-14 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with nand cell structure
US6545913B2 (en) 1987-06-29 2003-04-08 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5877981A (en) * 1987-06-29 1999-03-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having a matrix of memory cells
JP2856395B2 (ja) * 1987-11-09 1999-02-10 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US4939690A (en) * 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
US4845538A (en) * 1988-02-05 1989-07-04 Emanuel Hazani E2 prom cell including isolated control diffusion
US4855955A (en) * 1988-04-08 1989-08-08 Seeq Technology, Inc. Three transistor high endurance eeprom cell
JPH01273350A (ja) * 1988-04-25 1989-11-01 Nec Corp 不揮発性半導体記憶装置
US5005155A (en) * 1988-06-15 1991-04-02 Advanced Micro Devices, Inc. Optimized electrically erasable PLA cell for minimum read disturb
US5295096A (en) * 1988-07-11 1994-03-15 Mitsubishi Denki Kabushiki Kaisha NAND type EEPROM and operating method therefor
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
JP2580752B2 (ja) * 1988-12-27 1997-02-12 日本電気株式会社 不揮発性半導体記憶装置
KR910004166B1 (ko) * 1988-12-27 1991-06-22 삼성전자주식회사 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치
JP3060680B2 (ja) * 1990-11-30 2000-07-10 日本電気株式会社 不揮発性半導体記憶装置
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
DE69326154T2 (de) * 1993-11-30 2000-02-24 Stmicroelectronics S.R.L., Agrate Brianza Integrierte Schaltung für die Programmierung einer Speicherzelle eines nicht flüchtigen Speicherregisters
JP3450467B2 (ja) * 1993-12-27 2003-09-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5889410A (en) * 1996-05-22 1999-03-30 International Business Machines Corporation Floating gate interlevel defect monitor and method
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7400537B2 (en) * 2005-03-31 2008-07-15 Sandisk Corporation Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7495954B2 (en) * 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
JP5467761B2 (ja) * 2008-12-01 2014-04-09 ローム株式会社 Ｅｅｐｒｏｍ
JP5301020B2 (ja) * 2012-07-24 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053075B1 (en) * 1980-11-26 1988-04-20 Fujitsu Limited Nonvolatile memory
JPS57130298A (en) * 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor integrated circuit memory and relieving method for its fault

Also Published As

Publication number Publication date
AU4171085A (en) 1985-11-14
EP0160720B1 (de) 1988-01-07
JPS60246099A (ja) 1985-12-05
US4580247A (en) 1986-04-01
DE3468592D1 (en) 1988-02-11
EP0160720A1 (de) 1985-11-13

Similar Documents

Publication Publication Date Title
JPH0451917B2 (ja)
KR0159457B1 (ko) 반도체 메모리장치
US5399891A (en) Floating gate or flash EPROM transistor array having contactless source and drain diffusions
CN100492541C (zh) 非易失性半导体存储器及其操作方法
JP2596695B2 (ja) Ｅｅｐｒｏｍ
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
EP0295935B1 (en) Electrically erasable programmable read only memory
JPH0343792B2 (ja)
JP2547622B2 (ja) 不揮発性半導体記憶装置
JPH05211338A (ja) 不揮発性半導体装置
KR100244406B1 (ko) 불휘발성 반도체 기억 장치
RU2216819C2 (ru) Полупроводниковое запоминающее устройство
US5047814A (en) E2 PROM cell including isolated control diffusion
US4845538A (en) E2 prom cell including isolated control diffusion
US5247346A (en) E2 PROM cell array including single charge emitting means per row
JP4040102B2 (ja) 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路
JPH0581069B2 (ja)
US6240021B1 (en) Nonvolatile semiconductor memory device improved in readout operation
US6852596B2 (en) Electronic memory circuit and related manufacturing method
EP0728367B1 (en) A flash eprom transistor array and method for manufacturing the same
US7376014B2 (en) Highly reliable NAND flash memory using five side enclosed floating gate storage elements
JP2724150B2 (ja) 不揮発性半導体メモリ装置
JP2643860B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US6307229B2 (en) Nonvolatile semiconductor memory device structure with superimposed bit lines and short-circuit metal strips
KR0130548B1 (ko) 전위고정용 전극을 구비한 불휘발성 반도체기억장치

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees