JPS6024609B2 - 計数回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ＲＡＭ（ランダム・アクセス・メモリ）を用
いた計数回路に関する。

現在、高精度の水晶発振器等の発振源を基準クロック源
として、タイムデータを得るためには、Ｎ分の１に分周
する回路の直結によっているが、この方法では回路が大
規模になり製作が非常に煩わしかった。

特に、タイムデータが時、分、秒と多桁にわたる場合に
は直結する分周回路も多くなり、そのデータを時分割デ
ータに変換する場合には、またさらに回路が煩雑になる
。

本発明による計数回路は、ＲＡＭを使用することにより
回路の小型化を計り、従来の計数回路と同様な機能をも
たせていることを特徴としている。

以下、本発明の計数回路を図１によって簡単に説明する
。

１１は基準発振源をもつクロツク発生回路で、この出力
はアドレス回路１２、ＲＡＭ１３、全加算器１４、およ
びラツチ回路１６に分配され、各々の回路の制御クロツ
クとなっている。

アドレス回路１２に入力されたクロツクは分周され、Ｒ
ＡＭ１ ３を選択するに足るアドレス信号に変換され、
ＲＡＭ１３の制御を行なう。この場合のアドレス数は、
計数に必要な桁数ら久上とし、各アドレスを選択する場
合、４ビットが同時にアクセスされるものとする。例え
ばＲＡＭ１ ３が６４ビットの場合には、１句行まで選
択出来る訳であるが、実際にはｌｑ行以内で使用した方
が制御上簡単である。ＲＡＭ１３を制御するクロツクは
上述のアドレス信号の他には、リード・ライト信号があ
り、この信号も同期パルスでクロツク発生回路から供給
され、ＲＡＭ１３の内容を選択する一周期中において、
リードモードとライトモードの２モードが存在し、まず
先に書き込まれた内容が読み出され、その内容が全加算
器１４、データ変換回路１５、ラッチ回路１ ６を経て
、再びＲＡＭ１ ３に入力され、ライトモードに移った
際に先の内容と入れ替って書き込まれる。

ＲＡＭ１３の内容は、アドレスの早い方を下位の桁にす
る必要があり、例えば時間に場合には、秒の桁からアク
セスが開始され、分桁から時間桁にアクセスが移って１
サイクルを終了する。全加算器１４においては、上述の
ＲＡＭ１３の読出しデータを被加数あるいは被減数とし
、そのデータと任意数との演算を行なう訳である。この
演算の結果は、データ変換回路１５に入り、データの識
別すなわち演算結果の補正およびキャリー・ボローの発
生を行なう。該データ変換回路１５のデータ出力および
キヤリー・ボロー出力はラッチ回路１６に入力され、所
要時間だけ遅延され、データはＲＡＭ１ ３に帰還され
、キャリー・ボローは全加算器１４に送られ、次の桁の
データに加算あるいは減算される。斯して、１サイクル
毎に加減算されたデータが出力端子１７，１８から得ら
れる訳である。次に第２図、第３図によって本発明の計
数回路をタイムカウンタに応用した例を説明する。第２
図において、基準発振器２１の出力は、２２の分周カウ
ンタ（１０分の１分間）に入力され、分周カウンタ２２
の出力は、アドレス信号としてＲＡＭ２３のアドレス入
力に入る。

この場合のアドレス信号ＢＣＤのデシマルコードで“０
”から“９”まで繰返し変化するものとする。ＲＡＭ２
３のリード、ライトコントロール入力には、クロツク発
生部２９からコントロール信号が入力され、ストアされ
たデータの議出しおよび計算された結果の書き込みを交
互に行なう様になっている。ＲＡＭ２３の読出データは
、全加算器２４に入り、他方加減数データは、加減数設
定部２８から入力され、両者の間で加減算が行なわれる
が、下の桁よりキャリーあるいはボローが発生した場合
には、キャリー、ボロー用ラツチ２６により、現在計算
中の桁に桁上げが生ずる様になっている。タイムカウン
タの場合には、常に最下位桁に“１”を１サイクル毎に
加算あるいは減算するわけで、第３図に示すように、例
えば最下位桁が１０００分の１秒の場合には、１０００
分の１秒毎に“１”がデータに加算あるいは減算される
訳である。タイムカウンタの場合に問題になるのは、６
進補正で、１鼠砂桁と１０分桁において、この補正が必
要になる。

このため第２図において、データ変換部２５には、第３
図で示す様な１Ｇ隻−６進功換信号を入力し、上記２桁
の演算については６進演算を行なう様にしている。また
、データ変換部２５では、１坊隼演算の際、加算結果が
“１び’になった場合あるいは減算結果が“１０’’以
上になった場合、前者の場合にはデータを“０”に変換
すると共にキャリーを発生し、後者の場合にはデータ“
９”に変換すると共にボロ−を発生する。また、６進演
算の際には、加算結果が“６”になった場合“０”に変
換し、減算結果が“１０１’以上になった場合“５”に
変換する。データ変換部２５の出力は、データ用ラッチ
２７に入力し、所要の時間だけ遅延され、ＲＡＭ２３の
書き込みサイクルで書き込みが行なわれる。次に、任意
の時間毎にデータが変化する場合、（例えば、タクシー
料金、あるいは駐車料金）について本発明の計数回路を
応用した例を第４図をもとに述べる。

発振源、４１、クロック発生部４２、アドレス発生部４
３、ＲＡＭ４４などの動作は前述のタイムカウンタとま
ったく同じであるが、全加算器４５に加算されるデータ
は、加減数データ発生部５１で任意に設定され、検出部
６０において、演算指令パルスが発生すると、１サイク
ルだけ演算が実行され、ＲＡＭ４４のデータが変化する
。

この検出部５０は、タクシー料金の場合には、走行距離
の積算計で一定距離毎に加減数データ発生部５１に設定
された料金単価を加算する。また、駐車料金の場合には
、検出部５０は時計であり一定時間が経過すれば演算指
令が出され、料金単価が加算される訳である。補正用全
加算器４６は、前段の演算用全加算器４５の演算結果の
補正用で、補正が必要なデータが出力された時に補正デ
ータ発生器４８から補正データが出力され、該出力と演
算用全加算器４５の出力との間で補正演算が行なわれる
。補正後のデータは、遅延用ラツチ４７により、所要時
間遅延され、ＲＡＭに書き込まれるが、この動作は前記
タイムカウンタ動作と同一である。

ＲＡＭ４４に書き込まれたデータを消失したい場合には
、データ用ラツチ４７をリセツトし、ＲＡＭ４４にすべ
て“０”を書き込む動作を行なつｏ以上、本発明による
計数回路の応用例について述べたが、従釆の構成に比較
して、回路が簡略化され、特に時分割出力を得る場合に
は、非常に有効である。

【図面の簡単な説明】

第１図は、本発明による計数回路のブロック図。 １１・・・・・・クロック発生回路、１２・・・・・・
アドレス回路、１３…・・・ＲＡＭ、１４……全加算器
、１５・・・・・・データ変換回路、１６・・・…ラッ
チ回路、１７と１８・・・・・・出力端子。 第２図は、本発明による計数回路をタイムカウンタに応
用した例のブロック図。 ２１・・・…基準発振器、２２・・・・・・分周カゥン
タ、２３・・・・・・ＲＡＭ、２４・・・・・・全加算
器、２５・・…・ナータ変換部、２６・・・・・・キャ
リー・ボロー用ラッチ、２７・・・・・・データ用ラッ
チ、２８・・・・・・加減数設定部、２９・・・・・・
クロック発生部。 第３図は、タイムカゥンタの動作を説明するタイムチヤ
ート。 第４図は、本発明による計数回路を料金計算に応用した
例を示すブロック図。 ４１・・・・・・発振源、４２・・・…クロック発生部
、４３・・・・・・アドレス発生部、４４・…・・ＲＡ
Ｍ（ランダム・アクセス・メモリ）、４５…・・・演算
用全加算器、４６・・・・・・補正用全加算器、４７・
・・・・・データ用ラッチ、４８・・・・・・補正デー
タ発生器、４９・・・・・・キヤリー・ボロー用ラツチ
。 多′図 図 Ｎ ＊ 因 寸 ＊ 図 心 渉

Claims (1)

1. 【特許請求の範囲】 １ 基準発振部、該基準発振部の信号からクロツク信号
   を形成するクロツク発生部、該基準発振部の信号からア
   ドレスデータを発生するアドレス発生部、該アドレスデ
   ータにより選択され、任意に書込み・読出しの出来るＲ
   ＡＭ（ランダム・アクセス・メモリ）、該ＲＡＭの複数
   並列出力に任意数を加算或いは減算する全加算器。 該加算器の複数並列出力を所定のデーに変換するデータ
   変換部およびこのデータとキヤリー・ボローを一時記憶
   するラツチから構成され、該加算器は該ＲＡＭに記憶さ
   れた複数並列データに所要時間毎に任意数を加算或いは
   減算し、該加算器の出力を該ＲＡＭに記憶させることを
   特徴とする計数回路。