JPS60246200A - プレジオクロナス整合回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は国際電信電話諮問委員会（ＣＣＩＴＴ　’）
勧告Ｇ、８１１に規定されるような、共に周波数確度が
±ｌＸｌ０−”以内の正確なりロック周波数を持つ２つ
のディジタル信号系の間で信号の授受を行なう場合に、
両系の伝送レートの差を補正する目的で用いられるプレ
ジオクロナス整合回路を冗長構成してなるプレジオクロ
ナス整合回路装置に関するものである。

〔従来技術〕

一般にプレジオクロナス整合回路とは、上記のように、
予想されるクロック周波数の差が極めて小さな２つのデ
ィジタル信号系の間にあって、両系の伝送ビットの差の
累計が予め定められた条件に至った時、一定時量分に相
当するディジタル信号を読み捨て、或は２度読みするこ
とにより、両系の間のデータ伝送速度を整合しようとす
る回路である。

第１図にプレジオクロナス整合回路の概念を示す。プレ
ジオクロナス整合回路はこの第１図で示されるような仮
想的にリング状の構成を持つメモリ回路ｌにたとえられ
る。入力信号は書き込みデータとしてこのメモリに書き
込まれ、読み出しデ−夕が出力信号として取り出される
。このリング状メモリは第１図に示すように、０番地か
ら（ｎ−１）番地までの合計ｎ番地のアドレスを持ち、
同図は入力信号が書き込みデータとしてＷ番地に書き込
まれ、出力信号は読み出しデータとしてｒ番地から読み
出されている所を示している。また書き込み、読み出し
の順序は共に時計廻り方向に進んで行くものである。

入力側の系のデータ伝送速度と出力側の系のデータ伝送
速度が一致している時は、書き込み番地と読み出し番地
の相対的な位置はこのリング状メモリのどの位置にあっ
ても一定の距離関係を保つため、データの読み出しは常
に書き込みアドレスの（ｗ−ｒ）番地後ろのアドレスで
行なわれることになるが、入力側の系のデータ伝送速度
と出力側の系のデータ伝送速度とに差があると、書き込
み番地と読み出し番地の相対的な距離は時間と共に変わ
って行き、前者が後者より速い場合は書き込み番地が読
み出し番地に追いついて行くことになり、逆に前者が後
者より遅い時は読み出し番地が書き込み番地に追いつい
て行くことになる。この現象を読み出し側番地を基準に
して考えると、入力側の系のデータ伝送速度の方が出力
側のそれに比べて速い場合には書き込み番地が進んで行
き、相対的に時計廻りに読み出し番地に近づいて行くこ
とになり、逆の場合には書き込み番地が遅れて行き相対
的に反時計廻りに読み出し番地に近づいて行くことにな
る。

このような場合、両アドレスの距離は時間と共に減少し
、放置しておけばやがて書き込み、読み出し番地が重な
り合い、遂には追い越してしまうことになるが、このこ
とは書き込みレートの方が相対的に高い前者の場合には
、リングパンファー周分のデータが読み捨てられること
になり、逆に読み出しレートの方が相対的に高い後者の
場合には、リングバッファー周分に相当する、既に一度
読み出されたデータを２度読みすることを意味する。

伝送速度に差がある以上、何等かの形でデータの読み捨
て、または２度読みが発生するのは止むを得ないが、読
み捨てまたは２度読みが行なわれるデータの範囲に何の
規則性もなければ、信号処理上不都合が極めて多い。こ
のデータの続み捨てまたは嘘２度読みを行なう単位を予
め定められた法則に従った切れ目を持つように制御する
のが、プレジオクロナス整合回路の目的である。この一
定の単位としては、例えばＰＣＭ電話回線ディジタル信
号におけるサンプル単位、フレーム単位もしくはマルチ
フレーム単位のように一定の周期的な性格を持った単位
を選ぶのが普通である。

第１図において、例えば読み捨てまたは２度読みのスリ
ップを行なう単位を１フレームのデータに相当するｊ番
地分のデータとし、またデータのスリップを起こさせる
ための書き込み、読み出しアドレス接近検出のスレッシ
ョルドを２アドレス差とする。そして書き込みが読み出
しより速く、書き込みアドレスが時計廻りに読み出しア
ドレスに近づいて来たとする。今読み出しアドレスが、
あるフレームの最後のアドレス（ｒ−１）番地にある時
、書き込みアドレスが２アドレス隣のくｒ−３）番地ま
で近づいて来たとする。通常であれば、読み出しアドレ
スはｒ番地へ進む所であるが、この場合はプレジオクロ
ナススリップ制御により、読み出し番地を１フレ一ム分
先の（ｒ　＋　３）番地光へ進めることとなる。

また逆に、書き込みが読み出しより遅く、書き込みアド
レスが反時計廻りに読み出しアドレスに近づいて来たと
する。今読み出しアドレスが、あるフレームの最後のア
ドレス（ｒ＋ｊ−１）番地に来た時、書き込みアドレス
が、まだ２アドレス前の（ｒ＋ｊ＋ｌ）番地にいたとす
る。この時通常であれば、（ｒ　＋　ｊ）番地へ進む読
み出しアドレスは、プレジオクロナススリップ制御によ
り元のフレームの先頭アドレスであるｒ番地へ戻ること
となる。

このようにして、予め定められた距離以内に書き込み、
読み出しアドレスが近づいて来た時、同じく予め定めら
れたデータの切れ目で予め定められた分量のデータ分だ
け読み捨てまたは２度読みのスリップ制御を規則的に行
なうことにより、わずかに伝送速度の異なる２つのディ
ジタル信号系のデータ伝送速度を整合させようとするの
がプレジオクロナス整合回路である。

プレジオクロナス整合を行なう２系のクロック周波数の
確度は許容範囲内で変動しており、あるスリップが起こ
った瞬間に、それまでの２系のクロック周波数の相対関
係が全く逆に変化すると云う最悪条件を考えた場合、ス
リップ発生の最小時間間隔を一定値以上に保つためには
、スリップ実施後の書き込みアドレスと読み出しアドレ
スとの差が時計廻り５反時計廻りのどちらの方向に測っ
ても、１フレ一ム分以上ある必要があり、書き込み、読
み出しアドレスを考えに入れると整合バッファメモリの
容量は、（２フレ一ム相当番地数＋１）番地以上必要と
なる。アドレス差検出のスレ・７シヨルド値を、安全の
ため隣接アドレスに相当する１より離れた所に置く場合
には、更にメモリ容量が必要であり、またスリップ制御
を行なう上で、アドレス差を計数して任意のアドレスか
ら１フレ一ム分離れた番地へスリップを行なうようにす
ることは困難である。従って、通常整合パンツアメモリ
の容量は、２フレームを越え、スリップ単位であるフレ
ーム容量の整数倍となるように選び、整合バッファの各
アドレスが各フレーム単位のデータの定まったビットを
収容するようなアドレス固定割りつけ方法を用い、整合
パンツアメモリ上に規則的に配置される決まった番地に
スリップ単位の切れ目が常にあるように構成して、スリ
ップ制御を容易にする方法がとられる。

第２図にプレジオクロナス整合回路の基本的な一実施例
を示す。図において、送信側のディジタル系であるＡ系
から受信側のディジタル系であるＢ系へディジタル信号
が伝送されるものとする。

１０はＡ系からの入力信号、１５はＡ系のクロック抽出
回路、１１はＡ系のクロック信号、１６はＡ系のフレー
ムタイミング検出回路、１２はＡ糸信号列のフレームタ
イミング信号、１３は書き込みアドレスカウンタ、１４
は書き込みアドレス信号、２０はＢ系への出力信号、２
１はＢ系のクロック信号、２２はＢ糸信号列のフレーム
タイミング信号、２３は読み出しアドレスカウンタ、２
４は読み出しアドレス信号、３０は整合バッファメモリ
、３１はバッファ制御回路、３２はメモリ制御信号、３
３は読み出しアドレス制御信号である。

次に動作について説明する。

Ａ系のクロック抽出回路１５はＡ系からの入力信号１０
からＡ系のクロック信号１１を抽出し、これをＡ系のフ
レームタイミング検出回路１６及び書き込みアドレスカ
ウンタ１３へ供給する。Ａ系のフレームタイミング検出
回路１６はＡ系のクロック信号１１を基にして、Ａ系か
らの入力信号１０からフレーム情報を検出し、Ａ糸信号
列のフレームタイミング信号１２を発生する。書き込み
アドレスカウンタ１３はＡ系のクロック信号１１を基に
して、Ａ糸信号列のフレームタイミング信号１２に同期
した計数を行ない、Ａ系からの入力信号１０を整合パン
ツアメモリ３０へ書き込むための書き込みアドレス信号
１４を発生する。

一方読み出しアドレスカウンタ２３はＢ系のクロック信
号２１を基にして、同じくＢ糸信号列のフレームタイミ
ング信号２２に同期した計数を行なうと共に、後述のバ
ッファ制御回路３１から与えられる読み出しアドレス制
御信号３３の制御の下に読み出しアドレスのスリップを
実施し、Ｂ系への出力信号２０を整合バッファメモリ３
０から読み出すための読み出しアドレス信号２４を発生
する。

整合パンツアメモリ３０はバッファ制御回路３１から印
加されるメモリ制御信号３２の制御の下に、書き込みア
ドレス信号に対応したメモリ番地へのデータの書き込み
、及び読み出しアドレス信号に対応したメモリ番地から
のデータの読み出しを実行する。バッファ制御回路３１
は書き込みアドレスカウンタ１３から印加される書き込
みアドレス信号１４および読み出しアドレスカウンタ２
３から印加される読み出しアドレス信号２４を比較し、
整合パンツアメモリ３０へのデータの書き込み及び同メ
モリ３０からのデータの読み出しを制御するメモリ制御
信号３２を発生すると共ｌこ、書き込みアドレス、読み
出しアドレスの差を検知し、アドレスの差が予め設定さ
れた値より小さくなった時には両アドレスの相対関係に
対応してデータの読み捨てまたは２度読みを実行するよ
うなアドレススリップを命じる読み出しアドレス制御信
号３３を発生し、読み出しアドレスカウンタ２３に印加
する。

このような機能を持つプレジオクロナス整合回路を冗長
構成で実現する場合、従来第３図に示すような構成が用
いられていた。図において、１０はＡ系からの入力信号
、４０ａは冗長系を構成する一方のプレジオクロナス整
合回路、４０ｂは同じく冗長系を構成する他方のプレジ
オクロナス整合回路で、その内部構成は共に第２図に示
したものと同一である。２０ａ及び２０ｂは冗長系を構
成するプレジオクロナス整合回路４０ａ及び４０ｂのそ
れぞれの読み出し出力信号、２１はＢ系のクロック信号
、２２はＢ糸信号列のフレームタイミング信号、５０は
冗長系を構成する２つのプレジオクロナス整合回路４０
ａ及び４０ｂの現用系の読み出し出力信号を選択し、こ
れをＢ系への出力信号２０として出力する冗長切換回路
、５１は冗長切換回路５０に、いずれの整合回路の読み
出し出力信号を選択するかを指示する冗長切換選択指示
信号である。

このような構成において、２つのプレジオクロナス整合
回路４０ａ及び４０ｂは全く独立に作動しており、前述
のようにプレジオクロナス整合回路の整合パンツアメモ
リ３０は一般に３フレーム即ち３スリップ単位以上のメ
モリ容量を持つが、各々の書き込みアドレスカウンタ１
３．読み出しアドレスカウンタ２３には、フレームタイ
ミング周期を越える長い周期の共通制御信号が与えられ
ないため、２個の整合バッファメモリの各々の書き込み
アドレスと読み出しアドレスとの差は必ずしも一致せず
、スリップ単位時間またはその整数倍に相当する差を持
つ可能性がある。

第４図に冗長系を構成する２個のプレジオクロナス整合
回路４０ａ及び４０ｂの、整合バッファメモリ３０ａ及
び３０ｂの状態の一例を示す０本例は整合バッツプメモ
リ容量として３フレ一ム分のデータを収容することので
きる３ｊ番地を持った場合の例であり、図において、整
合バ・ノファメモリ３０ａの読み出しアドレスは書き込
みアドレスから見て１フレ一ム以内にあるが、整合バ・
ノブ１メモリ３０ｂの読み出しアドレス位置は上記整合
バッファメモリ３０ａの読み出しアドレスから１フレー
ムに相当するｊ番地離れた所にあり、書き込みアドレス
から見て１フレ一ム以上２フレーム以内の領域にある。

図においては、書き込みアドレスが共にＯ番地にあり、
読み出しアドレスが各々ｒ番地、（ｒ＋ｊ）番地にある
例を示しているが、書き込みアドレスが一致していると
は限らず、例えば整合バッファ３０ｂの書き込みアドレ
スがｊ番地、読み出しアドレスがｒ＋’ｌ　ｊ番地にあ
る場合なども考えられる。この状態を換言すれば、整合
バッファメモリ３０ａにおいては、データが書き込まれ
てから読み出されるまでの内部遅延時間が、整合パンツ
アメモリ３０ｂの内部遅延時間より１フレ一ム周期だけ
短いことになる。

従来の冗長構成を持つプレジオクロナス整合回路はこの
ように構成されているため、個々のプレジオクロナス整
合回路４０ａ及び４０ｂの動作には何の支障もないが、
冗長切換が実施された場合には、本来スリップ制御によ
るデータの読み捨て又は２度読みを実施する必要がない
場合にもデータの欠落もしくは重複が起こると云う不都
合が発生すると云う欠点を持っていた。

〔発明の概要〕

本発明はこのような従来のものの欠点を除去する目的で
なされたもので、冗長系を構成する２つのプレジオクロ
ナス整合回路の書き込みアドレスカウンタ相互間及び読
み出しアドレスカウンタ相互間で現用系カウンタから予
備系カウンタへの同期制御を行なうことにより、冗長構
成の切換に伴うデータの欠落もしくは重複の発生しない
プレジオクロナス整合回路装置を提供することを目的と
している。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第５
図において、１０はＡ系からの入力信号、１５ａ、１５
ｂはＡ系のクロック抽出回路、１１ａ、ｌｌｂはＡ系の
クロック信号、１６ａ、１６ｂはＡ系のフレームタイミ
ング検出回路、１２ａ。

１２ｂはＡ糸信号列のフレームタイミング信号、１３ａ
、１３ｂは書き込みアドレスカウンタ、１４ａ、１４ｂ
は書き込みアドレス信号、２０ａ。

２０ｂは冗長系を構成するプレジオクロナス整合回路の
各々の読み出し出力信号、２１はＢ系のクロック信号、
２２はＢ糸信号列のフレームタイミング信号、２３ａ、
２３ｂは読み出しアドレスカウンタ、２４ａ、２４ｂは
読み出しアドレス信号、３Ｑａ、３０ｂは整合バッファ
メモリ、３１ａ。

３１ｂはバッファ制御回路、３２ａ、３２ｂはメモリ制
御信号、３３ａ、３３ｂは読み出しアドレス制御信号、
５０は冗長切換回路、５１は冗長切換選択指示信号、５
２は同期制御回路、５３ａ。

５３ｂは書き込みアドレスカウンタ外部同期出力信号、
５４ａ、５４ｂは書き込みアドレスカウンタ外部同期入
力信号、５５ａ、５５ｂは読み出しアドレスカウンタ外
部同期出力信号、５６ａ、５６ｂは読み出しアドレスカ
ウンタ外部同期入力信号、２０はＢ系への出力信号であ
る。

そして上記Ａ系のクロック抽出回路１５ａ、Ａ系のフレ
ームタイミング抽出回路１６ａ、書き込みアドレスカウ
ンタ１３ａ、読み出しアドレスカウンタ２３ａ、整合パ
ンツアメモリ３０ａ、及びバッファ制御回路３１ａが冗
長構成の一方のプレジオクロナス整合回路４０ａを構成
し、同しくＡ系のクロック抽出回路１５ｂ、Ａ系のフレ
ームタイミング抽出回路１６ｂ、書き込みアドレスカウ
ンタ１３ｂ、読み出しアドレスカウンタ２３ｂ。

整合バッファメモリ３０ｂ、及びバッファ制御図１ｉ３
　ｌ　ｂが他方のプレジオクロナス整合回路４０ｂを構
成し、冗長切換回路５０及び同期制御回路５２が冗長系
の選択及び制御を実行する。

次に動作について説明する。

各々のプレジオクロナス整合回路の動作は基本的には第
２図に示したものと同じであるので、相違部分について
のみ説明する。書き込みアドレスカウンタ１３ａ、１３
ｂ及び読み出しアドレスカウンタ２３ａ、２３ｂは各々
Ａ系、Ｂ系のクロック信号及びフレームタイミング信号
に基づいて計数動作を行ない、それぞれ書き込みアドレ
ス信号。

読み出しアドレス信号を発生するが、前述のように整合
パンツアメモリは２フレ一ム以上の容量を持つメモリ回
路であり、そのアドレス信号の上位ピントの周期はフレ
ーム周期より長くなるため、Ａ系、Ｂ系のフレームタイ
ミング信％１２ａ、１２ｂ及び２２はこれらのカウンタ
のリセット信号としては用いられていない。書き込みカ
ウンタ外部同期出力信号５３ａ、５３ｂ及び読み出しカ
ウンタ外部同期出力信号５５ａ、５５ｂは、例えば書き
込みアドレスカウンタ１３ａ、１３ｂ及び読み出しアド
レスカウンタ２３ａ、２３ｂのリセ・ノド信号であり、
書き込みカウンタ外部同期入力信号５４ａ、５４ｂ及び
読み出しカウンタ外部同期入力信号５６ａ、５６ｂは同
じく書き込みアドレスカウンタ１３ａ、１３ｂ及び読み
出しアドレス２３ａ２３ｂの外部リセット入力信号とす
る。

今、冗長切換選択指示信号５１により、整合バッファメ
モリ３０ａを含む整合回路４０ａが現用系に、整合パン
ツアメモリ３０ｂを含む整合回路４０ｂが予備系に選択
指定されているとする。冗長切換回路５０は冗長切換選
択指示信号５１に基づいて整合パンツアメモリ３０ａか
らの読み出し出力信号２０ａを選択し、これをＢ系への
出力信号２０として出力する。また同期制御回路５２は
同じく冗長切換選択指示信号５１に基づき現用系の書き
込みアドレスカウンタ１３ａのリセット信号である書き
込みアドレスカウンタ外部同期出力信号５３ａを予備系
の書き込みアドレスカウンタ１３ｂの書き込みアドレス
カウンタ外部同期入力信号５４ｂとして、また現用系の
読み出しアドレスカウンタ２３ａのリセット信号である
読み出しアドレスカウンタ外部同期出力信号５５ａを、
予備系の読み出しアドレスカウンタ２３ｂの読み出しア
ドレスカウンタ外部同期入力信号５６ｂとして選択出力
する。

書き込みアドレスカウンタ１３ａ、１３ｂ及び読み出し
アドレスカウンタ２３ａ、２３ｂは自分自身の発生する
り七ノド信号によってその出力をリセットしながら計数
動作を周期的に実行するカウンタであるが、外部同期入
力信号が与えられた場合には、強制的にリセットを受け
るカウンタである。また冗長系の２個の書き込みアドレ
スカウンタ１３ａ及び１３ｂ、２個の読み出しアドレス
カウンタ２３ａ及び２３ｂはそれぞれ同一周期で動作し
ているカウンタであるが、前述のようにその周期がフレ
ームタイミング周期より長く、一方、フレームタイミン
グ信号以上に長い周期の共通制御信号は与えられていな
いため、各々の対のカウンタはその位相は一致している
とは限らない。

しかるに本実施例によれば、このような２対のカウンタ
の一方の各々の現用系のりセント信号を他方の各々の対
の予備系のカウンタの外部同期入力信号として印加する
ようにしているので、冗長系を構成するプレジオクロナ
ス整合回路の２個の整合パンツアメモリ３０ａ、３０ｂ
における書き込みアドレスと読み出しアドレスの相対位
置は常に同一に保たれることとなり、冗長切換が実施さ
れた場合にもデータの欠落又は重複が発生することはな
い。

以上の例では、整合パンツアメモリ３０ａを含む整合回
路４０ａが現用系である場合を説明したが、整合パンツ
１メモリ３０ｂを含む整合回路４０ｂが現用系である場
合は書き込みアドレスカウンタ外部同期出力信号５３ｂ
が書き込みアドレスカウンタ外部同期入力信号５４ａと
して、また、読み出しアドレスカウンタ外部同期出力信
号５５ｂが読み出しアドレスカウンタ外部同期入力信号
５６ａとして選択出力されることになるが、その動作原
理は上記の例と同一である。

なお、上記実施例ではプレジオクロナス整合のスリップ
制御を読み出しアドレスカウンタにおいて行ない、デー
タのとばし読みまたは２度読みを実施する例について説
明したが、スリップ制御は書き込みアドレスカウンタに
おいて実施してもよく、この場合、１フレーム相当のデ
ータの書き込みを実施しないか、或は１フレーム相当の
データを連続した２フレームに相当するメモリエリアの
相当する番地に２度書き込みを行なうことになる。

また、スリップ単位もフレーム単位である必要はなく、
ＰＣＭサンプル単位或はマルチフレーム単位等の周期性
を持った単位を採用しても差し支えない。

また上記実施例ではＡ系からＢ系への一方向の伝送系の
場合について説明したが、双方向に伝送される全二重系
においては上記回路を２組設ければよく、また、全二重
系において送信・受信系一体切換の構成を採用する場合
には、２組の上記回路の冗長制御回路および同期制御回
路を各々送受一体化した構成としてもよい。また上記実
施例では、冗長系を構成する対のカウンタの同期をリセ
ット動作によって実施しているが、これはりセント動作
に限るものではなく、現用系のカウンタが予め定められ
た一定値をとる時、予備系のカウンタにその値をプリセ
ットする方法を用いても上記実施例と同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によれば、冗長構成を持つプレ
ジオクロナス整合回路の予備系回路の書き込みアドレス
カウンタおよび読み出しアドレスカウンタを、同期制御
回路の制御の下に各々現用系回路の書き込みアドレスカ
ウンタおよび読み出しアドレスカウンタに同期してカウ
ントするようにしたので、冗長切換時にデータの欠落ま
たは重複のないプレジオクロナス整合回路装置を実現で
きる効果がある。

【図面の簡単な説明】

第１図はプレジオクロナス整合回路の概念を示す図、第
２図はプレジオクロナス整合回路の１構成例を示す図、
第３図は従来のプレジオクロナス整合回路の冗長構成を
示す図、第４図は従来の冗長構成を持つプレジオクロナ
ス整合回路の２個の整合バッファメモリの状態の一例を
示す図、第５図はこの発明の一実施例による冗長構成を
持つプレジオクロナス整合回路装置の構成図である。 １３ａ、１３ｂ・・・書き込みアドレスカウンタ、２３
ａ、２３ｂ・・・読み出しアドレスカウンタ、３Ｑａ、
３０ｂ・・・整合バッファメモリ、４０ａ、４０ｂ・・
・冗長系を構成する個々のプレジオクロナス整合回路、
５２・・・同期制御回路、５３ａ、５３ｂ・・・書き込
みアドレスカウンタ外部同期出力信号、５４ａ、５４ｂ
・・・書き込みアドレスカウンタ外部同期入力信号、５
５ａ、５５ｂ・・・読み出しアドレスカウンタ外部同期
出力信号、５６ａ、５６ｂ・・・読み出しアドレスカウ
ンタ外部同期入力信号。 なお図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第１図 第３図 Ａ系　−臼　）−Ｂ糸 第４図 第５図 手続補正書く自発） ２、発明の名称 プレジオクロナス整合回路装置 ３、補正をする者 代表者片山仁へ部 ご品１−一 ５、補正の対象 明細書の図面の簡単な説明の欄 ６、補正の内容 ！１１　明細書第２３頁第２行の「整合回路、５２・・
・同期制御回路、」を「整合回路、５０・・・冗長切換
回路、５２・・・同期制御回路、」に訂正する。 以　上

Claims (1)

【特許請求の範囲】
1. （１）２つのディジタル信号系の間で信号の授受を行な
   う場合に両系の伝送レートの差を補正するためのプレジ
   オクロナス整合回路を冗長構成してなるプレジオクロナ
   ス整合回路装置において、予備系、現用系の両プレジオ
   クロナス整合回路の整合バッフ１メモリに対する書き込
   み、読み出しアドレスカウンタはそれぞれ外部同期信号
   出力及び外部同期信号入力を有し、上記予備系の書き込
   み。 読み出しアドレスカウンタを上記現用系の書き込み、読
   み出しアドレスカウンタにそれぞれ同期して動作させる
   ようにしたことを特徴とするプレジオクロナス整合回路
   装置。