JPS60246437A - 除算回路 - Google Patents
除算回路Info
- Publication number
- JPS60246437A JPS60246437A JP59102171A JP10217184A JPS60246437A JP S60246437 A JPS60246437 A JP S60246437A JP 59102171 A JP59102171 A JP 59102171A JP 10217184 A JP10217184 A JP 10217184A JP S60246437 A JPS60246437 A JP S60246437A
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- JP
- Japan
- Prior art keywords
- arithmetic
- register
- flag
- circuit
- divisor
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル計算機の基本演算の一つである除算
を実行する除算回路に関するものである。
を実行する除算回路に関するものである。
従来例の構成とその問題点
デジタル計算機の処理速度が向上し、基本演算の処理速
度を向上するために専用の除乗算口路を備えている。
度を向上するために専用の除乗算口路を備えている。
以下に従来の除算回路について説明する。
第１図は、従来の除算回路の構成図を示す。
１は除算演算の始めに被除数を入力し、除算演算の間は
部分剰余を保持し、除算演算の終了時には除算結果の余
シを保持する被除数レジスタ、２は除数を入カレ、除算
演算の間、値を保持する除数レジスタ、３は被除数レジ
スタ１の値と除数レジスタ２の値との加算あるいは減算
する演算回路、４は演算回路３の演算を示す演算フラグ
、６は演算回路３の演算結果によるキャリ出力を保持す
るキャリフラグ、６は演算回路３の出力を被除数レジス
タ１に入力する時に左に１ビツトシフトするシフタ、了
は演算の結果の商を保持する商レジスタ、８はキャリフ
ラグ５より、次の演算フラグを生成する演算制御回路、
９は除算演算処理を制御するタイミング制御回路である
。
部分剰余を保持し、除算演算の終了時には除算結果の余
シを保持する被除数レジスタ、２は除数を入カレ、除算
演算の間、値を保持する除数レジスタ、３は被除数レジ
スタ１の値と除数レジスタ２の値との加算あるいは減算
する演算回路、４は演算回路３の演算を示す演算フラグ
、６は演算回路３の演算結果によるキャリ出力を保持す
るキャリフラグ、６は演算回路３の出力を被除数レジス
タ１に入力する時に左に１ビツトシフトするシフタ、了
は演算の結果の商を保持する商レジスタ、８はキャリフ
ラグ５より、次の演算フラグを生成する演算制御回路、
９は除算演算処理を制御するタイミング制御回路である
。
以上のように構成された従来の除算回路について、以下
にその動作を説明する。
にその動作を説明する。
非回復型除算では、状況に応じて商として＋１か−１か
を選択する。商の選択過程では、それぞれの選択により
生じた誤差をその後のステップで補正し、補正のために
生じる加算、減算、シフトによる余分な遅れを除去する
。
を選択する。商の選択過程では、それぞれの選択により
生じた誤差をその後のステップで補正し、補正のために
生じる加算、減算、シフトによる余分な遅れを除去する
。
商の選択範囲は次式で与えられる。
（コ＋１）
ＩＲｌ＜ＩＤＩ・・・・・・・・・・・・・・・・・・
・・（１）絶対値は、それぞれの部分剰余Ｒ”１）（ｊ
”Ｊ、１、・・、ｎ−１）が正か負の数かをとりうろこ
とを示している。ここで除数りが、正の数のみをとりう
るとすると、（１）式は次のように書き換えられる。
・・（１）絶対値は、それぞれの部分剰余Ｒ”１）（ｊ
”Ｊ、１、・・、ｎ−１）が正か負の数かをとりうろこ
とを示している。ここで除数りが、正の数のみをとりう
るとすると、（１）式は次のように書き換えられる。
＋ Ｒ（ｊ＋１ ）ｌ＜ Ｄ ・・・・・・・・・・・
・・・・・（２）（２）式より、剰余の絶対値が除数よ
シ小さい限シ、負の剰数を正に回復する必要がない。従
って、それぞれの繰返しにおいて部分剰余から除数を加
算か減算かをする。それぞれのステップで行なわれる操
作は次式で示される。
・・・・・（２）（２）式より、剰余の絶対値が除数よ
シ小さい限シ、負の剰数を正に回復する必要がない。従
って、それぞれの繰返しにおいて部分剰余から除数を加
算か減算かをする。それぞれのステップで行なわれる操
作は次式で示される。
上式に対応する商は、次のように決められる。
以上のアリゴリズムに従って、以下に回路の動作を説明
する。
する。
除算演算に必要な被除数および除数をそれぞれ被除数レ
ジスタ１と除数レジスタ２に入力する。
ジスタ１と除数レジスタ２に入力する。
入力された被除数および除数は（２）式を満足する値を
とる。演算回路３の加算か減算かを示す演算シフタｏｐ
ｆ４は、（３）式に対応し、次のようＫなる。
とる。演算回路３の加算か減算かを示す演算シフタｏｐ
ｆ４は、（３）式に対応し、次のようＫなる。
除算演算の始めに演算フラグ４を１に設定する。
演算フラグ４に従って演算回路３は被除数レジスタ１の
値から除数レジスタ２の値を減算する。
値から除数レジスタ２の値を減算する。
演算回路３の加減算の結果九よジオ−バーフローが発生
した場合は、キャリフラグ５を１に設定し、オーバーフ
ローが発生しない場合は、キャリフラグ５をＯＫ段設定
る。このキャリフラグ６を商レジスタ７の右入力よシ入
力し、商レジスタ７を左に１ビツトシフトする。キャリ
フラグ６は演算制御回路８を通して、演算フラグ４に入
力される。演算回路３の出力はシフタ６を通して左に１
ビツトシフトし被除数レジスタ１に入力される。
した場合は、キャリフラグ５を１に設定し、オーバーフ
ローが発生しない場合は、キャリフラグ５をＯＫ段設定
る。このキャリフラグ６を商レジスタ７の右入力よシ入
力し、商レジスタ７を左に１ビツトシフトする。キャリ
フラグ６は演算制御回路８を通して、演算フラグ４に入
力される。演算回路３の出力はシフタ６を通して左に１
ビツトシフトし被除数レジスタ１に入力される。
被除数と除数との加減算およびシフトは、除数の語長＋
１回演算を繰シ返す。
１回演算を繰シ返す。
除算処理の結果、商は商レジスタ７Ｋ、余シは被除数レ
ジスタ１に設定される。
ジスタ１に設定される。
以上の動作の流れを第２図に示すフローチャートで説明
する。
する。
（（イ）被除数および除数をそれぞれ被除数レジスタ１
と除数レジスタ２に入力する。（ロ）演算フラグ４を１
に設定する。（ハ）演算フラグ４がφならば加算、１な
らば減算を実行する。に）部分剰余と除数との加算を行
なう。（ホ）部分剰余から除数を減算する。
と除数レジスタ２に入力する。（ロ）演算フラグ４を１
に設定する。（ハ）演算フラグ４がφならば加算、１な
らば減算を実行する。に）部分剰余と除数との加算を行
なう。（ホ）部分剰余から除数を減算する。
（へ）演算結果よりキャリフラグを設定する。（ト）商
レジスタ７を左［１ビツトシフトする。（力演算フラグ
にキャリアラグを入力する。（す）演算処理が終了して
いなければＧ／今に戻る。０）演算の結果を商は商レジ
スタ７に、余シは被除数レジスタ１に設定され、以上の
流れを終了する。
レジスタ７を左［１ビツトシフトする。（力演算フラグ
にキャリアラグを入力する。（す）演算処理が終了して
いなければＧ／今に戻る。０）演算の結果を商は商レジ
スタ７に、余シは被除数レジスタ１に設定され、以上の
流れを終了する。
しかしながら、上記のような構成では、（３）式の演算
を満足し、オーバーフローによる誤りを除くために、除
数のＭＳＢを常にφに設定する必要があり、符号なしの
除算を取シ扱うことができない。
を満足し、オーバーフローによる誤りを除くために、除
数のＭＳＢを常にφに設定する必要があり、符号なしの
除算を取シ扱うことができない。
発明の目的
本発明は、上記従来の問題点を解消し、部分剰余と除数
の演算によって生じるオーバーフロー、演算の結果のＭ
ＳＢおよび演算フラグとにより、次の演算フラグを設定
することによシ、符号なしの除算を取シ扱うことができ
る除算回路を提供することを目的とする。
の演算によって生じるオーバーフロー、演算の結果のＭ
ＳＢおよび演算フラグとにより、次の演算フラグを設定
することによシ、符号なしの除算を取シ扱うことができ
る除算回路を提供することを目的とする。
発明の構成
本発明は、部分剰余と除数の演算により生じるオーバー
フローと演算結果のＭＳＢおよび演算フラグとにより、
次の演算フラグを設定することにより、符号なしの除算
処理をすることができるものである。
フローと演算結果のＭＳＢおよび演算フラグとにより、
次の演算フラグを設定することにより、符号なしの除算
処理をすることができるものである。
実施例の説明
第３図は本発明の一実施例における除算回路の構成を示
すものである。
すものである。
第３図において、１は除算演算の始めに被除数を入力し
、除算演算の間は部分剰余を保持し、除算演算の終了時
には除算結果の余りを保持する被除数レジスタ、２は除
数を入力し、除算演算の間、値を保持する除数レジスタ
、３は被除数レジスタ１（７）ｉと除数レジスタ２の値
との加算あるいは減算する演算回路、４は演算回路３の
演算を示す演算フラグ、５は演算回路３の演算結果によ
るキャリ出力を保持するキャリフラグ、６は演算回路３
の出力を被除数レジスタ１に入力する時に左［１ビツト
シフトするシック、了は演算の結果の商を保持する商レ
ジスタ、８は演算回路３の出力データのＭＳＢと、演算
フラグ４およびキャリフラグ５より、次の演算フラグを
生成する演算制御回路、９は除算演算処理を制御するタ
イミング制御回路である。
、除算演算の間は部分剰余を保持し、除算演算の終了時
には除算結果の余りを保持する被除数レジスタ、２は除
数を入力し、除算演算の間、値を保持する除数レジスタ
、３は被除数レジスタ１（７）ｉと除数レジスタ２の値
との加算あるいは減算する演算回路、４は演算回路３の
演算を示す演算フラグ、５は演算回路３の演算結果によ
るキャリ出力を保持するキャリフラグ、６は演算回路３
の出力を被除数レジスタ１に入力する時に左［１ビツト
シフトするシック、了は演算の結果の商を保持する商レ
ジスタ、８は演算回路３の出力データのＭＳＢと、演算
フラグ４およびキャリフラグ５より、次の演算フラグを
生成する演算制御回路、９は除算演算処理を制御するタ
イミング制御回路である。
以上のように構成された本実施例の除算回路について以
下にその動作を説明する。
下にその動作を説明する。
除算演算に必要な被除数および除数をそれぞれ被除数レ
ジスタ１と除数レジスタ２に入力する。
ジスタ１と除数レジスタ２に入力する。
入力された被除数および除数は（２）式を満足する値を
とる。演算回路３の加算か減算かを示す演算フラグｏｐ
ｆ４は、（５）式となる。
とる。演算回路３の加算か減算かを示す演算フラグｏｐ
ｆ４は、（５）式となる。
除算演算の始めに演算フラグ４を１に設定する。
演算フラグ４に従って演算回路３は被除数レジスタ１の
値から除数″レジスタ２の値を減算する。演算回路３の
加減算の結果によりオーバーフローが発生した場合は、
キャリフラグ６を１に設定し、オーバーフローが発生し
ない場合は、キャリフラグ６を０に設定する。このキャ
リフラグ６を商レジメタの右入力よシ入力し、商レジス
タを左に１ビツトシフトする。演算回路３の出力はシフ
タ６を通して左に１ビツトシフトし被除数レジスタ１に
人力する。
値から除数″レジスタ２の値を減算する。演算回路３の
加減算の結果によりオーバーフローが発生した場合は、
キャリフラグ６を１に設定し、オーバーフローが発生し
ない場合は、キャリフラグ６を０に設定する。このキャ
リフラグ６を商レジメタの右入力よシ入力し、商レジス
タを左に１ビツトシフトする。演算回路３の出力はシフ
タ６を通して左に１ビツトシフトし被除数レジスタ１に
人力する。
演算制御回路８は、演算フラグ４が０の時に演算回路３
の出力データのＭＳＢが０ならば、演算フラグ４を０に
設定し、演算フラグ４が１の時に演算回路３の出力デー
タのＭＳＢが１ならば、演算フラグ４を１に設定する。
の出力データのＭＳＢが０ならば、演算フラグ４を０に
設定し、演算フラグ４が１の時に演算回路３の出力デー
タのＭＳＢが１ならば、演算フラグ４を１に設定する。
その他の場合は、キャリアラグ５を演算フラグ４に設定
する。被除数と除数との加減算およびシフトは、除数の
語長＋１回演算を繰シ返す。除算処理の結果、商は商レ
ジスタ７に、余りは被除数レジスタ１１Ｃ設定される。
する。被除数と除数との加減算およびシフトは、除数の
語長＋１回演算を繰シ返す。除算処理の結果、商は商レ
ジスタ７に、余りは被除数レジスタ１１Ｃ設定される。
以上の動作の流れを第４図に示すフローチャートで説明
する。
する。
（・つ被除数および除数をそれぞれ被除数レジスタ１と
除数レジスタ２に入力する。（コ）演算フラグ４を１に
設定する。（ハ）演算フラグ４が−ならば加算、１なら
ば減算を実行する。に）部分剰余と除数との加算を行な
う。（ホ）部分剰余から除数を減算する。
除数レジスタ２に入力する。（コ）演算フラグ４を１に
設定する。（ハ）演算フラグ４が−ならば加算、１なら
ば減算を実行する。に）部分剰余と除数との加算を行な
う。（ホ）部分剰余から除数を減算する。
（ハ）演算結果よりキャリフラグ５を設定する。（ト）
商レジスタ７を左に１ビツトシフトする。←→演算フラ
グ４と出力データのＭＳＢとを比較し、等しければ演算
フラグの値を変えない。（す）演算フラグ４にキャリフ
ラグ５を入力する。０）演算処理が終了していなければ
（ハ）に戻る。Ｑり演算の結果を商は商レジスタ７Ｋ、
余シは被除数レジスタ１に設定され、以上の流れを終了
する。
商レジスタ７を左に１ビツトシフトする。←→演算フラ
グ４と出力データのＭＳＢとを比較し、等しければ演算
フラグの値を変えない。（す）演算フラグ４にキャリフ
ラグ５を入力する。０）演算処理が終了していなければ
（ハ）に戻る。Ｑり演算の結果を商は商レジスタ７Ｋ、
余シは被除数レジスタ１に設定され、以上の流れを終了
する。
発明の効果
本発明の除算回路は部分剰余と除数との加算あるいは減
算により生じるオーバーフローをキャリフラグと演算フ
ラグおよび演算結果のＭＳＢより検出し、次の演算フラ
グを操作することによシ、符号なしの除算演算を処理す
ることができ、その実用的効果は大きい。
算により生じるオーバーフローをキャリフラグと演算フ
ラグおよび演算結果のＭＳＢより検出し、次の演算フラ
グを操作することによシ、符号なしの除算演算を処理す
ることができ、その実用的効果は大きい。
第１図は従来の除算回路の構成を示すグロック図、第２
図は従来の除算回路の動作を示すブローチ、ヤード、第
３図は本発明の一実施例における除算回路の構成を示す
ブロック図、第４図は本発明の除算回路の動作を示すフ
ローチャートである。 １・・・・・・被除数レジスタ、２ ・除数レジスタ、
３・ ・演算回路、４ ・演算フラッグ、５ ・・キャ
リフラグ、６・・・・・シフタ、７・・・・・・商レジ
スタ、８・・・・演算制御回路、９・・・・タイミング
制御回路。
図は従来の除算回路の動作を示すブローチ、ヤード、第
３図は本発明の一実施例における除算回路の構成を示す
ブロック図、第４図は本発明の除算回路の動作を示すフ
ローチャートである。 １・・・・・・被除数レジスタ、２ ・除数レジスタ、
３・ ・演算回路、４ ・演算フラッグ、５ ・・キャ
リフラグ、６・・・・・シフタ、７・・・・・・商レジ
スタ、８・・・・演算制御回路、９・・・・タイミング
制御回路。
Claims (1)
- 被除数を入力し、除算演算の間は部分剰余を保持し、演
算の終了時にけ余シを保持する被除数レジスタと、除数
を入力し、前記除算演算の間、値を保持する除数レジス
タと、前記被除数レジスタの値と前記除数レジスタの値
との加算または減算を行なう演算回路と、前記演算回路
の演算を示す演算フラグと、前記演算回路の演算結果に
よるキャリ出力を保持するキャリフラグと、前記演算回
路の出力を前記被除数レジスタに入力する時に左に１ビ
ット分シフトするシックと、演算結果の商を保持する商
レジスタと、演算処理を制御するタイミング制御回路と
、部分剰余と除数との加算あるいは減算により生じるオ
ーバーフローを前記キャリフラグと前記演算フラグと演
算結果のＭＳＢよシ検出し、前記演算フラグを操作する
演算制御回路とを備えたことを特徴とする除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102171A JPS60246437A (ja) | 1984-05-21 | 1984-05-21 | 除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102171A JPS60246437A (ja) | 1984-05-21 | 1984-05-21 | 除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246437A true JPS60246437A (ja) | 1985-12-06 |
| JPH0449138B2 JPH0449138B2 (ja) | 1992-08-10 |
Family
ID=14320254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102171A Granted JPS60246437A (ja) | 1984-05-21 | 1984-05-21 | 除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1133059A1 (fr) * | 2000-03-10 | 2001-09-12 | Koninklijke Philips Electronics N.V. | Covertisseur de fréquence permettant de programmer un rapport de division non-entier au moyen d'un unique mot de consigne |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132751A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Operational unit |
| JPS588352A (ja) * | 1981-07-06 | 1983-01-18 | Toshiba Corp | 除算回路 |
-
1984
- 1984-05-21 JP JP59102171A patent/JPS60246437A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132751A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Operational unit |
| JPS588352A (ja) * | 1981-07-06 | 1983-01-18 | Toshiba Corp | 除算回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1133059A1 (fr) * | 2000-03-10 | 2001-09-12 | Koninklijke Philips Electronics N.V. | Covertisseur de fréquence permettant de programmer un rapport de division non-entier au moyen d'un unique mot de consigne |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449138B2 (ja) | 1992-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |