JPS6024659A - アドレス置換回路 - Google Patents
アドレス置換回路Info
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- JPS6024659A JPS6024659A JP59020140A JP2014084A JPS6024659A JP S6024659 A JPS6024659 A JP S6024659A JP 59020140 A JP59020140 A JP 59020140A JP 2014084 A JP2014084 A JP 2014084A JP S6024659 A JPS6024659 A JP S6024659A
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- Japan
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- circuit
- decoder
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［本発明の技術的分野］
本発明は、訂正不可能なエラー（ＵＥ）を有するワード
を、エラーＪ］正コードによって訂正できるメモリ・ワ
ードに変更してメモリにあるデータを保護する置換論理
に関連する。
を、エラーＪ］正コードによって訂正できるメモリ・ワ
ードに変更してメモリにあるデータを保護する置換論理
に関連する。
［本発明の背景コ
米国特許出願節３６２９２５号（１９８２年３月２９日
）で提案されている１支術では、メモリ・ワードの全ビ
ット位置を個別にアドレス指定するため、同じ論理アＩ
−レスがメモリ・ア１くレス・レジスタから複数のデコ
ーダに供給される。この論理アドレスは途中で論理回路
によって選択的に変更された後、各々のデコーダに入力
される。前記論理回路は置換論理と呼ばれる。置換論理
によって、メモリ・アドレス・レジスタが供給した論理
アドレスではない別の物理アドレスを持った記（、＋、
”ｉ。
）で提案されている１支術では、メモリ・ワードの全ビ
ット位置を個別にアドレス指定するため、同じ論理アＩ
−レスがメモリ・ア１くレス・レジスタから複数のデコ
ーダに供給される。この論理アドレスは途中で論理回路
によって選択的に変更された後、各々のデコーダに入力
される。前記論理回路は置換論理と呼ばれる。置換論理
によって、メモリ・アドレス・レジスタが供給した論理
アドレスではない別の物理アドレスを持った記（、＋、
”ｉ。
セルをメモリ・ワードが有することができる。
前記米国特許出願第３６２９２５号では、特定のビット
位置に対応するデコーダへの＋１個のアｊ〜レス・ピッ
１〜の各々が異なるピッ１へと排他的０１＜され、７１
〜レスを変更（置換）する。
位置に対応するデコーダへの＋１個のアｊ〜レス・ピッ
１〜の各々が異なるピッ１へと排他的０１＜され、７１
〜レスを変更（置換）する。
もしデコーダが２ピツ１〜のデコーダであれは、下記の
第１表に示すように、前述の置換論理は４種類（一般に
は２ｒ＋種類）のアドレス１１π換を可能にする。
第１表に示すように、前述の置換論理は４種類（一般に
は２ｒ＋種類）のアドレス１１π換を可能にする。
辺り一部
第１表の右欄に示した４列の久方シーケンスは、可能な
デコーダ入力シーケンスの一部を占めるに過ぎない。２
ビットのデコーダの場合、実際には２°！即ち２４の可
能な入力シーケンスがある。
デコーダ入力シーケンスの一部を占めるに過ぎない。２
ビットのデコーダの場合、実際には２°！即ち２４の可
能な入力シーケンスがある。
可能な全シーケンスの１０進法表現を第２表に示す。
第１表の入力シーケンスだけでは満足に解決できないＵ
Ｅ状態があるが、もし第２表に示された他の論理的に可
能な２ｎ！のシーケンスの１つが実現できるならば、そ
のようなＬＴＥ状態は容易に軽減されるであろう。
Ｅ状態があるが、もし第２表に示された他の論理的に可
能な２ｎ！のシーケンスの１つが実現できるならば、そ
のようなＬＴＥ状態は容易に軽減されるであろう。
米国特許出願第３８１２６６号（１９８２年５月２４日
）は２°よりも多い入力シーケンスを供給できる論理を
開示しているが、開示された置換装置は「Ｉｔ！Ａ形」
ではない。前記米国特許出願第３６２９２５号における
置換装置と異なって、所与の論理アドレスによって既知
の実際のアドレスをアクセスするのに必要な置換ピッ１
−の値は計算できない。それに代わって、論理アドレス
を実際のアドレスに変えるのに必要な置換ビットを得る
のにはテーブル索引構成が使用されなければならない。
）は２°よりも多い入力シーケンスを供給できる論理を
開示しているが、開示された置換装置は「Ｉｔ！Ａ形」
ではない。前記米国特許出願第３６２９２５号における
置換装置と異なって、所与の論理アドレスによって既知
の実際のアドレスをアクセスするのに必要な置換ピッ１
−の値は計算できない。それに代わって、論理アドレス
を実際のアドレスに変えるのに必要な置換ビットを得る
のにはテーブル索引構成が使用されなければならない。
更に、２個のアドレス・ビット以上に拡張されると、４
アドレスの特定のグループにおける１つのアドレスの変
換は、４アドレスの他のす入でのグループに影テ１１を
及ぼす。
アドレスの特定のグループにおける１つのアドレスの変
換は、４アドレスの他のす入でのグループに影テ１１を
及ぼす。
アクセスされるメモリのビット位置の数には関係なく１
つの論理アドレスを異なる実際のアドレスに変える。単
一の置換装置が米田特許出願第４２９６４４号（１９８
２年９ ＪＪ３０日）に開示されているが、実際のアド
レスは順次に選択さ扛、かつ選択方式は線形ではない。
つの論理アドレスを異なる実際のアドレスに変える。単
一の置換装置が米田特許出願第４２９６４４号（１９８
２年９ ＪＪ３０日）に開示されているが、実際のアド
レスは順次に選択さ扛、かつ選択方式は線形ではない。
［本発明の概要］
本発明に従って新しい置換回路が用いらオしる。
この置換回路はアドレス・ビットの数よりも多い置換ビ
ットを使用する。１つの実施例では、ｎ個のアドレス・
ビットがｎ十ｍ個の置換ビットと共にｎ ＋ ｍ個の２
人力排他的ＯＲゲートに供給され、それにより２°個の
出力桁に対して２°り種類の変換を達成する。他の実際
例では、デコーダはにピッ１〜（ｋく）の加算器を１個
以」二使用して２１１″″ｍ種類の変換を達成する。両
タイプの複数のデコーダを異なる組合せで呆めて接続し
、上位のア１（レスを生成することも可能である。
ットを使用する。１つの実施例では、ｎ個のアドレス・
ビットがｎ十ｍ個の置換ビットと共にｎ ＋ ｍ個の２
人力排他的ＯＲゲートに供給され、それにより２°個の
出力桁に対して２°り種類の変換を達成する。他の実際
例では、デコーダはにピッ１〜（ｋく）の加算器を１個
以」二使用して２１１″″ｍ種類の変換を達成する。両
タイプの複数のデコーダを異なる組合せで呆めて接続し
、上位のア１（レスを生成することも可能である。
従って本発明によって新しい置換装置が与えられ、メモ
リ・ワードのビットをスワップして訂正不可能なエラー
を訂正可能なエラーに変更することができる。
リ・ワードのビットをスワップして訂正不可能なエラー
を訂正可能なエラーに変更することができる。
また、本発明によってアドレス・ビットの置換のより多
くの組合せをデコーダに与えることができる。
くの組合せをデコーダに与えることができる。
更に本発明によって、特定のブロックにあるビットを他
のブロックと無関係にスワップできる置換装置を設ける
ことができる。
のブロックと無関係にスワップできる置換装置を設ける
ことができる。
［詳細な説明コ
第１図及び第２図に示すように、２個のアドレス・ピッ
１〜ＡＯ及びＡ１、ならびに置換ビットＰ００、Ｐ Ｏ
１およびＰｌまたはｌ）Ｏ，Ｐｌｏおよびｌ〕１１は４
つのアドレスに対し２３通りのアドレス変換を可能にす
る。３つの変換された人力Ａ′Ｉ″ＯＯ１ΔＴＯＪおよ
びＡ ’ｒ １またはＡ −ｒ Ｏ１Δ’Ｉ’ １０お
よびＡＴｌｌは、デコーダ１０に加えられると、４出力
の中から１出力を選択する。第１図の変換（置換）制御
ＰＯ，Ｏ，ＰＯ１および第２図のＰＬＯ１ｐＨは、それ
らが独立しているので、２つのアドレスの各々のブロッ
クにおいて独立して使用可能であり、アドレス・ピッｌ
−Ａ ＯおよびＡ１で可能なアドレス変換数を２倍にす
る。
１〜ＡＯ及びＡ１、ならびに置換ビットＰ００、Ｐ Ｏ
１およびＰｌまたはｌ）Ｏ，Ｐｌｏおよびｌ〕１１は４
つのアドレスに対し２３通りのアドレス変換を可能にす
る。３つの変換された人力Ａ′Ｉ″ＯＯ１ΔＴＯＪおよ
びＡ ’ｒ １またはＡ −ｒ Ｏ１Δ’Ｉ’ １０お
よびＡＴｌｌは、デコーダ１０に加えられると、４出力
の中から１出力を選択する。第１図の変換（置換）制御
ＰＯ，Ｏ，ＰＯ１および第２図のＰＬＯ１ｐＨは、それ
らが独立しているので、２つのアドレスの各々のブロッ
クにおいて独立して使用可能であり、アドレス・ピッｌ
−Ａ ＯおよびＡ１で可能なアドレス変換数を２倍にす
る。
２アドレス・ビットからデコーダの３人カビツ１〜を生
成するため、アドレス・ピッ１−は２人力のＪＪＩ他的
ＯＲ回路で３個の置換ビットの各々と排他的ＯＲされる
。これは、実施例の各々で少なくとも２個の置換ピッＩ
〜とアドレス・ピッＩ−の１つが４Ｊｌ他的ＯＲさ１し
ることを意味する。第１図に関連する第３図および第２
図に関連する第４図に示さ九ているように、２アドレス
・ピッＩ、 Ｚ １１通り以１〕の変換を与えることが
できる回路によって置換を拡張することがｉｉＪ能であ
る。
成するため、アドレス・ピッ１−は２人力のＪＪＩ他的
ＯＲ回路で３個の置換ビットの各々と排他的ＯＲされる
。これは、実施例の各々で少なくとも２個の置換ピッＩ
〜とアドレス・ピッＩ−の１つが４Ｊｌ他的ＯＲさ１し
ることを意味する。第１図に関連する第３図および第２
図に関連する第４図に示さ九ているように、２アドレス
・ピッＩ、 Ｚ １１通り以１〕の変換を与えることが
できる回路によって置換を拡張することがｉｉＪ能であ
る。
第一ぢＬ−表
拡張
第 ４ 表−
第１図及び第２図の各回路は、２２段（ｒｏｗ）の空間
の８通りのアドレス変換をｉＪ能にするように拡張する
。これらの２つのアドレス変換機能は第２表に示した２
４の入力シーケンスから２つのサブセラ１〜（１，２，
７，８，１７，１８，２；３．２４）および（１，６，
８，１０、］５．１７．１９．２４）によってそれぞれ
表わされる。第３表および第４表ならびに第１図および
第２図で破線によって示すように、これらの回路は４段
のアドレス空間を２段の２ブロツクに分割する。置換入
力の妥当な選択によって、どのブロック内のア１くレス
変換も他のブロックと無関係に行うことができる。例え
は第３図で、ＯＯおよび０１のワー１へ線のデータに影
響することなく、ピッ１へ・サブセット１および２は１
０および１１の線のデータをスワップする。この独立性
は特別な排他的ＯＲゲートならびにアドレス変換ピッ１
−という代償を払って得られる。
の８通りのアドレス変換をｉＪ能にするように拡張する
。これらの２つのアドレス変換機能は第２表に示した２
４の入力シーケンスから２つのサブセラ１〜（１，２，
７，８，１７，１８，２；３．２４）および（１，６，
８，１０、］５．１７．１９．２４）によってそれぞれ
表わされる。第３表および第４表ならびに第１図および
第２図で破線によって示すように、これらの回路は４段
のアドレス空間を２段の２ブロツクに分割する。置換入
力の妥当な選択によって、どのブロック内のア１くレス
変換も他のブロックと無関係に行うことができる。例え
は第３図で、ＯＯおよび０１のワー１へ線のデータに影
響することなく、ピッ１へ・サブセット１および２は１
０および１１の線のデータをスワップする。この独立性
は特別な排他的ＯＲゲートならびにアドレス変換ピッ１
−という代償を払って得られる。
アドレス変換制御ピッ１へ、ブロック数、および所与の
大きさのメモリにおけるブロックの大きさを選択する際
のこれらの回路の柔軟性について理解を深めるため、２
３段のアドレス空間についてア１（レス変換機能の態様
およびそれを実現するための回路について説明する。第
４図は２ブロツクのアドレス変換機能を示す。第５表は
第４図に関連する表である。８段のアドレス空間は４段
の２ブロツクに分７１（］される。回路は５個の７１〜
レス変換制御ヒツトＪ）および５個の排他的ＯＬ＜グー
１−１２を必要とし、それによって第５表に示すように
８段の７１〜レス空間に対して；３２通りの変換を与え
る。
大きさのメモリにおけるブロックの大きさを選択する際
のこれらの回路の柔軟性について理解を深めるため、２
３段のアドレス空間についてア１（レス変換機能の態様
およびそれを実現するための回路について説明する。第
４図は２ブロツクのアドレス変換機能を示す。第５表は
第４図に関連する表である。８段のアドレス空間は４段
の２ブロツクに分７１（］される。回路は５個の７１〜
レス変換制御ヒツトＪ）および５個の排他的ＯＬ＜グー
１−１２を必要とし、それによって第５表に示すように
８段の７１〜レス空間に対して；３２通りの変換を与え
る。
また、８段の回しアドレス空間に刻して６４通りのアド
レス変換を与えることができる、第５図に示すような回
路を描成することも可能である。
レス変換を与えることができる、第５図に示すような回
路を描成することも可能である。
第５図のデコータ１０は第３図のデコーダの２つに相当
し２倍の入力と２倍の出力を与える。この配置は、各２
段の４ブロツクにアドレス空間を分割する。第１図及び
第２図の場合のように、希望する場合には、とのブロッ
ク内のアドレス変換も他のブロックに影響を及ぼさずに
行うことができる。
し２倍の入力と２倍の出力を与える。この配置は、各２
段の４ブロツクにアドレス空間を分割する。第１図及び
第２図の場合のように、希望する場合には、とのブロッ
ク内のアドレス変換も他のブロックに影響を及ぼさずに
行うことができる。
３人力８出力のデコーダのための変換用線形回路の一般
化された例が第６図に示される。ここでは、８段の７１
ヘレス空間が８．１６．３２．６４乃至１２８通りのど
れかに変換可能である。最初、アドレス空間は２ブロツ
クに分割される。それに続いて、各ブロック内のアドレ
ス空間が各２段の２サブブロツクに再分さ］しる。この
回路は７つの排他的ＯＲゲグー−および７個の７１−レ
ス変換制御ビットを必要とする。もしアドレス変換ピッ
ｌ、 Ｐ２１および１） ２２が等しい値であると仮定
すれば、第６図の回路は第５図のように動作する。もの
アドレス変換ピッｌ−Ｐ ２１、ｌ−’ ２２が常に等
しい値である、ＩＰ３１、工〕３２、Ｐ３３、Ｐ ３４
も等しい値であると仮定ずれば、第６図の回路は、あた
かも３個の排他的○Ｉ（ゲートおよび３個のアドレス変
換制御ビットわ有するかのような回路動作を生じる。
化された例が第６図に示される。ここでは、８段の７１
ヘレス空間が８．１６．３２．６４乃至１２８通りのど
れかに変換可能である。最初、アドレス空間は２ブロツ
クに分割される。それに続いて、各ブロック内のアドレ
ス空間が各２段の２サブブロツクに再分さ］しる。この
回路は７つの排他的ＯＲゲグー−および７個の７１−レ
ス変換制御ビットを必要とする。もしアドレス変換ピッ
ｌ、 Ｐ２１および１） ２２が等しい値であると仮定
すれば、第６図の回路は第５図のように動作する。もの
アドレス変換ピッｌ−Ｐ ２１、ｌ−’ ２２が常に等
しい値である、ＩＰ３１、工〕３２、Ｐ３３、Ｐ ３４
も等しい値であると仮定ずれば、第６図の回路は、あた
かも３個の排他的○Ｉ（ゲートおよび３個のアドレス変
換制御ビットわ有するかのような回路動作を生じる。
第７図の回路では、５個のアドレス・ビットによってア
クセスされる３２チップ段のアドレスど□呵間が８チッ
プ段の４ブロツクに分割さ］し、それによって、希望す
る場合、誤りの論理的な移動を指定された８チップ段の
ブロック内に局限する。１４のアドレス変換制御ピッ１
−があるから、カー１への３２チップ段のアドレス空間
は（２１４＝ Ｊ ６３８４）通りに再構成できるが、
最も適切な変換制御の値を決定する１９゛すに粗織的に
使用可能な、硬度に公立的で収ｔｂんなアルゴリズムが
なｔｔ ｈば、このような強力な変換回路は役に立たな
い。幸運なことには米国特許出１頒第３８３６４０号（
１９８２年６月１目）において開示さＡしたアルゴリズ
ムは、どの線形回路においても公立的に使用することが
できる。
クセスされる３２チップ段のアドレスど□呵間が８チッ
プ段の４ブロツクに分割さ］し、それによって、希望す
る場合、誤りの論理的な移動を指定された８チップ段の
ブロック内に局限する。１４のアドレス変換制御ピッ１
−があるから、カー１への３２チップ段のアドレス空間
は（２１４＝ Ｊ ６３８４）通りに再構成できるが、
最も適切な変換制御の値を決定する１９゛すに粗織的に
使用可能な、硬度に公立的で収ｔｂんなアルゴリズムが
なｔｔ ｈば、このような強力な変換回路は役に立たな
い。幸運なことには米国特許出１頒第３８３６４０号（
１９８２年６月１目）において開示さＡしたアルゴリズ
ムは、どの線形回路においても公立的に使用することが
できる。
第６図の回路では、８段のアドレス空間が４段の２ブロ
ツクに分割さオし、各々のブロックは２サブブロツクに
再分割される。アドレス制御ビットの値を決定する第１
ステツプは、８アドレス段を持った１ブロツクの回路の
イメージを概念的に描くことである。これは、あたかも
Ｐ２１およびＰ２２が結合され、かつまたＰ３４、Ｐ３
２、Ｐ３３およびＰ３４が結合されているかのように仮
定することによって可能である。（１ｋ（念的には、１
ブロツク・レベルのＰ ２１およびＰ２２の値が常に等
しく、かつまたＰ３１、■）３２、Ｐ３３およびＩＩ
３４の値も常に等しいと仮定することを意味する。前述
のアルゴリズ１１が、メモリのセクションのアドレス変
換制御として最も適切な：３ビット値どしてｒ Ｊ、
Ｏｉ Ｊを見つけるものとすると、第６表に示したよう
に、Ｐ ｉは「１」に等しく、Ｐ２１、■）２２は「０
．０」に等しく、Ｐ ３１、Ｐ３２、■）３３、Ｐ３４
は「１．１、］、１」に等しくされる。このステップは
、可能な最小限の誤まり調整を残して全体的なメモリの
再構成を行うステップとみなすことができる。第１ステ
ツプの後、２つの誤まり調整がブメツク１に残さＡし、
ブロック２には調整される誤まりは残されないものと仮
定する。
ツクに分割さオし、各々のブロックは２サブブロツクに
再分割される。アドレス制御ビットの値を決定する第１
ステツプは、８アドレス段を持った１ブロツクの回路の
イメージを概念的に描くことである。これは、あたかも
Ｐ２１およびＰ２２が結合され、かつまたＰ３４、Ｐ３
２、Ｐ３３およびＰ３４が結合されているかのように仮
定することによって可能である。（１ｋ（念的には、１
ブロツク・レベルのＰ ２１およびＰ２２の値が常に等
しく、かつまたＰ３１、■）３２、Ｐ３３およびＩＩ
３４の値も常に等しいと仮定することを意味する。前述
のアルゴリズ１１が、メモリのセクションのアドレス変
換制御として最も適切な：３ビット値どしてｒ Ｊ、
Ｏｉ Ｊを見つけるものとすると、第６表に示したよう
に、Ｐ ｉは「１」に等しく、Ｐ２１、■）２２は「０
．０」に等しく、Ｐ ３１、Ｐ３２、■）３３、Ｐ３４
は「１．１、］、１」に等しくされる。このステップは
、可能な最小限の誤まり調整を残して全体的なメモリの
再構成を行うステップとみなすことができる。第１ステ
ツプの後、２つの誤まり調整がブメツク１に残さＡし、
ブロック２には調整される誤まりは残されないものと仮
定する。
このような状況において、メモリ・フロックＪについて
だけ再びアルゴリズ１１が実行さＪＬ、それぞれＯｌｌ
、１に等しい変換制御ピッＩ−１） ２２、Ｐ３３、Ｉ
） ３４の最も適切な値を見つける。この第２ステツプ
もブロック１のサブブロツ２に１つの誤まり調整を残す
。従って、ブロック１の２段のサブブロック２について
再びアルゴリズ１１が実行され、Ｐ３４の「１」の値を
見つけ、すへての調整を完了する。第６表の第３ステツ
プで示すように、ピッ１〜ごとに排他的ＯＲすることに
よって、７ビツ１への変換制御＋の最終値が生じる。
だけ再びアルゴリズ１１が実行さＪＬ、それぞれＯｌｌ
、１に等しい変換制御ピッＩ−１） ２２、Ｐ３３、Ｉ
） ３４の最も適切な値を見つける。この第２ステツプ
もブロック１のサブブロツ２に１つの誤まり調整を残す
。従って、ブロック１の２段のサブブロック２について
再びアルゴリズ１１が実行され、Ｐ３４の「１」の値を
見つけ、すへての調整を完了する。第６表の第３ステツ
プで示すように、ピッ１〜ごとに排他的ＯＲすることに
よって、７ビツ１への変換制御＋の最終値が生じる。
排他的ＯＲ回路は半加算器とみなすことができる。第８
図に示すようなｎ人力の全加算器１４をｉｉ７．換に用
いることができる。全加）にｆ ？：） ｌ ４ ｊＪ
アＩ’レス・ビットＡＯ〜Ａ（ｎ−１）を置換ピッ１〜
１）０〜Ｐ（ｎ−１）とともに受け取り、結果として生
しる和がデコーダ・アクセス・ピッ１−として用いられ
る。桁上げは熱視さＪし、加算器はシフＩ−ｂ：ｉ１転
機能を実行する。
図に示すようなｎ人力の全加算器１４をｉｉ７．換に用
いることができる。全加）にｆ ？：） ｌ ４ ｊＪ
アＩ’レス・ビットＡＯ〜Ａ（ｎ−１）を置換ピッ１〜
１）０〜Ｐ（ｎ−１）とともに受け取り、結果として生
しる和がデコーダ・アクセス・ピッ１−として用いられ
る。桁上げは熱視さＪし、加算器はシフＩ−ｂ：ｉ１転
機能を実行する。
第９図に示すように、加算器の出力を新たなアドレス・
ビットとして使用すると、可能な置換を増加することが
できる。全加算器１４は、第１０図に示すように、セッ
トで使用してデコーダをアクセスすることもできる。
ビットとして使用すると、可能な置換を増加することが
できる。全加算器１４は、第１０図に示すように、セッ
トで使用してデコーダをアクセスすることもできる。
所望のブロックにおいてだけリンフ１一回転変換を実行
することによって、ｎビットよりも少ない多数の小型の
全加算器を用いてアドレス変換を行うこともできる。
することによって、ｎビットよりも少ない多数の小型の
全加算器を用いてアドレス変換を行うこともできる。
この拡張は２°アドレス段に２°＋１（（ただし、ｋ≧
０）のアドレス変換を与えるので、第１図乃至第７図に
示した（ｎ＋ｉｎ）個の排他的ＯＲ回路に似たアドレス
変換能力を生じる。
０）のアドレス変換を与えるので、第１図乃至第７図に
示した（ｎ＋ｉｎ）個の排他的ＯＲ回路に似たアドレス
変換能力を生じる。
第１図乃至第１０図は本発明による置換論理の回路図で
ある。 ＦＩＧ、 Ｉ ＦＩＧ、２ ＦＩＧ、４ ＦＩＧ、 ３ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、１０ 手続補正言動式） ％式％ １、事件の表示 昭和５９年 特許願 第２０１４０号 ２、発明の名称 アドレス置換回路 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ゛ シ ロ、補正の対象 明細ｒト全文 ７、補正の内容 別紙のとおり
ある。 ＦＩＧ、 Ｉ ＦＩＧ、２ ＦＩＧ、４ ＦＩＧ、 ３ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、１０ 手続補正言動式） ％式％ １、事件の表示 昭和５９年 特許願 第２０１４０号 ２、発明の名称 アドレス置換回路 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ゛ シ ロ、補正の対象 明細ｒト全文 ７、補正の内容 別紙のとおり
Claims (1)
- 【特許請求の範囲】 ｎ個のアドレス・ピッ１へと２０＋ｍの種類のアドレス
置換のうちの１つを指定するｎ 十ｍ個の置換ピッ１へ
とを論理的に組合せてｎ＋ｍ個のデコーダ入力ビットを
生成する論理手段と、 前記デコーダ入力ビツ１−に応答して２°個の出力のう
ちの１つを指定されたアドレス置換に従って選択するデ
コーダと、 を具備するアドレス置換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/478,594 US4534029A (en) | 1983-03-24 | 1983-03-24 | Fault alignment control system and circuits |
| US478594 | 1983-03-24 |
Publications (2)
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