JPH10117291A5

JPH10117291A5 -

Info

Publication number: JPH10117291A5
Application number: JP1997207841A
Authority: JP
Filing date: 1997-08-01
Publication date: 2005-03-10

Claims

それぞれがｎ個の成分を有する入力データ値をそれぞれがｉ個の成分を有する出力データ値に変換するために使用される補間器入力データの経路を決める装置であって、前記ｎ個の成分は、ｎ組の高位ビットを形成するようそれぞれが分割された対応するｎ組のビットによって表され、ｎ組の低位ビットと、前記ｎ組の高位ビットのそれぞれからの最下位ビットとを受取る選択的な２の補数処理を実行する手段と、前記補間器入力データを受取り、それぞれが前記選択的な２の補数処理を実行する手段に接続される、少なくとも１つの補間を行う手段と、を有する前記装置。
選択的な２の補数処理を実行する前記手段は、ｎ組の選択的に２の補間処理を行われる低位ビットを生成する対応する前記最下位ビットのあらかじめ決められた状態に応じて、前記ｎ組の低位ビットのそれぞれで、選択的に２の補数処理オペレーションを実行する選択的な２の補数回路を含み、前記選択的な２の補数回路は、前記ｎ組の低位ビットに対応するｎ個の出力を含む、ことを特徴とする請求項１に記載の装置。
前記補間する手段は、ハードウェア補間器を含み、前記ハードウェア補間器は、前記補間器入力データを受取る８つの補間器入力と、前記選択的な２の補数回路から前記ｎ個の出力を受取るｎ個の入力を含み、ｎは３に、ｉは４に等しく、前記ｎ組の高位及び低位ビットのそれぞれは、４ビットを含む、ことを特徴とする請求項２に記載の装置。
前記選択的な２の補数回路は、３つの２の補数回路を含み、前記２の補数回路のそれぞれは、４つの排他的ＯＲゲートと２進増分器を含み、前記排他的ＯＲゲートのそれぞれは、第１の入力、第２の入力、および前記２進増分器に接続された出力を含み、前記第１の入力のそれぞれは、前記低位ビットのうちの１つと接続し、前記最下位ビットのそれぞれは、前記第１の入力に接続される対応する低位ビットを有する前記排他的ＯＲゲートの前記第２の入力に接続され、前記最下位ビットは、前記２進増分器に接続される、ことを特徴とする請求項３に記載の装置。
ｎ個の成分によって表されるｎ次元を有する入力カラー空間からのカラー空間入力データを、ｉ個の成分によって表されるｉ次元を有する出力カラー空間のカラー空間出力データに変換するカラー空間変換装置であって、前記ｎ個の成分は、それぞれが一組の高位ビットと一組の低位ビットに分割されて、ｎ組のビットで表され、ｍ₁＋ｍ₂＋．．．＋ｍ_n＝ｍであるｍビットによって、前記ｎ組の高位ビットを表し、前記ｍビットを受取るアドレスを生成する手段であって、少なくとも{[2^m1+1]×[2^m2+1]×...×[2^mn+1]}のアドレスでアドレスを生成する前記アドレス生成手段と、前記アドレス生成手段からの前記アドレスを受取る、少なくとも{[2^m1+1]×[2^m2+1]×...×[2^mn+1]}個の記憶ロケーションと、前記記憶ロケーション内に記憶されている補間器入力データを出力する手段とを有するメモリと、それぞれが前記補間器入力データを出力する手段に接続された、少なくとも１つの補間処理を実行する手段と、前記補間処理を実行する手段のそれぞれに接続され、前記ｎ組の低位ビットと、前記ｎ組の高位ビットのそれぞれからの最下位ビットとを受取るように配置され、対応する前記最下位ビットの状態に対応する前記ｎ組の低位ビットの２の補数処理を選択的に実行し、前記ｎ組の低位ビットの前記選択的な２の補数処理を、それぞれの前記補間処理を実行する手段に提供する、選択的な２の補数処理を実行する手段と、を有するカラー空間変換装置。
前記入力カラー空間は、ＲＧＢ、Ｌａｂ、ＸＹＺ、ＨＳＶ、Ｌｕｖ、ＨＬＳ、及びＣＭＹカラー空間から成るグループから選択されたカラー空間を含み、前記出力カラー空間は、ＲＧＢ、Ｌａｂ、ＸＹＺ、ＨＳＶ、Ｌｕｖ、ＨＬＳカラー空間、及びＣＭＹＫカラー空間から成るグループから選択されたカラー空間を含む、請求項５に記載のカラー空間変換装置。
ｍ₁、ｍ₂、及びｍ₃は、それぞれ４に等しく、前記入力カラー空間は、ＲＧＢカラー空間を含み、前記出力カラー空間は、ＣＭＹＫカラー空間を含み、前記アドレスを生成する手段は、少なくとも（{[2^m1+1]×[2^m2+1]×[2^m3+1]}×4）個の前記アドレスを生成し、前記カラー空間入力データを変換する前記ＣＭＹＫカラー空間の１つの成分を連続的に選択するために付加される２ビットを受取る能力を有し、前記メモリは、それぞれがメモリ・アドレス入力を有する８つのメモリ・バンクに分割された、少なくとも（{[2^m1+1]×[2^m2+1]×[2^m3+1]}×4）個の前記記憶ロケーションを含み、前記８つのメモリ・バンクへの前記記憶ロケーションの指定は、前記記憶ロケーションに記憶されている前記補間器入力データの偶数及び奇数の分類に従って発生し、前記補間器入力データを出力する手段は、前記メモリ・バンクのそれぞれに対する、メモリ・データ出力を含む、請求項６に記載のカラー空間変換装置。
前記アドレスを生成する手段は、それぞれが前記メモリ・アドレス入力の１つに接続された８つのアドレス出力を有するアドレス・ゼネレータを含み、前記アドレス・ゼネレータは、前記ｍビットと前記２ビットの受取りに応じて、実質的に同時に８つの前記アドレスを生成し、前記補間処理を実行する手段は、ハードウェア補間器を含み、前記ハードウェア補間器は、前記メモリ・データ出力のそれぞれに接続された８つの補間器入力を含み、前記選択的な２の補数処理を実行する手段は、選択的な２の補数回路を含む、請求項７に記載のカラー空間変換装置。
対応するｎ次元を有する第１の空間からのｎ個の成分を有する入力データ値を、対応するｉ次元を有する第２の空間内のｉ個の成分を有する出力データ値に変換するのに使用される補間器入力データの経路を決定する装置において、前記ｎ個の成分は、それぞれが、最下位ビットとｎ組の低位ビットを持つｎ組の高位ビットを形成するように、それぞれが分割された対応するｎ組のビットによって表され、前記装置は、前記ｎ組の低位ビットとｎ個の前記最下位ビットを受取るように配置された選択的な２の補数処理を実行する手段と、前記選択的な２の補数処理を実行する手段に接続された補間処理を行う手段と、を含み、前記補間器入力データの経路を決める方法であって、前記ｎ組のローレベルビットとｎ個の前記最下位ビットを、前記選択的な２の補数処理を実行する手段にロードするステップと、ｎ個の２の補数回路出力値を生成するｎ個の前記最下位ビットの状態に応じて、前記ｎ組の低位ビット上で２の補数処理オペレーションを選択的に実行するステップと、前記補間器入力データを前記補間処理を行う手段へロードするステップと、ｎ個の前記２の補数回路出力データ値を、前記補間処理を行う手段にロードするステップと、前記補間器入力データと前記ｎ個の出力値を使用して補間処理を行うステップと、を有する方法。
前記補間器入力データをロードするステップと、ｎ個の前記２の補数回路出力データ値をロードするステップは、実質的に同時に発生し、前記第１の空間は入力カラー空間を含み、前記第２の空間は出力カラー空間を含み、前記入力カラー空間はＲＧＢカラー空間を含み、前記出力カラー空間はＣＭＹＫカラー空間を含み、前記選択的な２の補数処理を実行する手段は、選択的な２の補数回路を含み、前記補間処理を行う手段は、ハードウェア補間器を含む、請求項９に記載の方法。