JPS60247343A - 同期クロツク発生回路 - Google Patents
同期クロツク発生回路Info
- Publication number
- JPS60247343A JPS60247343A JP59103063A JP10306384A JPS60247343A JP S60247343 A JPS60247343 A JP S60247343A JP 59103063 A JP59103063 A JP 59103063A JP 10306384 A JP10306384 A JP 10306384A JP S60247343 A JPS60247343 A JP S60247343A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- pulse
- output
- reset
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発ＢＡは、受信側のクロックを送信側の基本周波数
信号に同期させる同期クロック発生回路に関するもので
ある。
信号に同期させる同期クロック発生回路に関するもので
ある。
従来、例えばディジタル光通信装置等において、送信側
と受信側とが非同期である通信系では、受信側でクロッ
ク同期をとる場合に、受信データの変化点を検出する方
式がしばしば用いられている。
と受信側とが非同期である通信系では、受信側でクロッ
ク同期をとる場合に、受信データの変化点を検出する方
式がしばしば用いられている。
この場合に、受信データの変化点を検出するための同期
クロック発生回路としては、第１図に示すものがあった
。第１図は従来の同期クロック発生回路を示すブロック
構成図、第２図は、第１図の同期クロック発生回路の動
作を説明するための各部の信号を示すタイムチャート図
である。第１図に示す同期クロック発生回路では、基本
周波数の士数倍ないし数十倍の周波数を持つ高速クロッ
クを出力する発振器１と、変化点検出器２と分局カウン
タ３を備え、発振器１の発振周波数を分局カウンタ３で
計数して基本周波数に等しい周波数を作り、受信データ
１０の立ち上り又は立ち下りを変化点検出器２で検出し
て分周カウンタ３をリセットすることにより、この分周
カウンタ３の分周カウンタ出力を受信データ１０に同期
したクロックとする構成がとられている。なお、第１図
中、４は識別器である。しかるに、基本周波数を作り出
す分周カウンタ３の分周比が一定であるので、受信デー
タ１００周波数が基本周波数と若干異なる場合、受信デ
ータｌＯに同一値が連続し、エツジ（変化点）が存在し
な（なると、分周カウンタ３の分周カウンタ出力は高速
クロックを分周した値で自走し、第２図に示す様に、受
信データ１０と出力クロック１３の各周波数にずれが起
って同期がとれなくなるという欠点があった。
クロック発生回路としては、第１図に示すものがあった
。第１図は従来の同期クロック発生回路を示すブロック
構成図、第２図は、第１図の同期クロック発生回路の動
作を説明するための各部の信号を示すタイムチャート図
である。第１図に示す同期クロック発生回路では、基本
周波数の士数倍ないし数十倍の周波数を持つ高速クロッ
クを出力する発振器１と、変化点検出器２と分局カウン
タ３を備え、発振器１の発振周波数を分局カウンタ３で
計数して基本周波数に等しい周波数を作り、受信データ
１０の立ち上り又は立ち下りを変化点検出器２で検出し
て分周カウンタ３をリセットすることにより、この分周
カウンタ３の分周カウンタ出力を受信データ１０に同期
したクロックとする構成がとられている。なお、第１図
中、４は識別器である。しかるに、基本周波数を作り出
す分周カウンタ３の分周比が一定であるので、受信デー
タ１００周波数が基本周波数と若干異なる場合、受信デ
ータｌＯに同一値が連続し、エツジ（変化点）が存在し
な（なると、分周カウンタ３の分周カウンタ出力は高速
クロックを分周した値で自走し、第２図に示す様に、受
信データ１０と出力クロック１３の各周波数にずれが起
って同期がとれなくなるという欠点があった。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、分周カウンタに補助カウンタと記
憶回路を付加して設け、リセットパルスが発生するごと
にリセットタイミング情報を記憶し、このリセットタイ
ミング情報に基づいテ補助すセットハルスを発生し、こ
の補正リセットパルスと分局カウンタのリセットパルス
・との２つのパルスにより、分局カウンタをリセットす
る構成とすることにより、容易に、かつ確実に受信デー
タと出力クロックとの同期が保たれる様にした同期クロ
ック発生回路を提供するものである。
的でなされたもので、分周カウンタに補助カウンタと記
憶回路を付加して設け、リセットパルスが発生するごと
にリセットタイミング情報を記憶し、このリセットタイ
ミング情報に基づいテ補助すセットハルスを発生し、こ
の補正リセットパルスと分局カウンタのリセットパルス
・との２つのパルスにより、分局カウンタをリセットす
る構成とすることにより、容易に、かつ確実に受信デー
タと出力クロックとの同期が保たれる様にした同期クロ
ック発生回路を提供するものである。
以下、この発明の実施例を図について説明する。
第３図はこの発明の一実施例である同期クロック発生回
路を示すブロック構成図である。図において、１は基本
周波数ｆ。のｍ倍の高速クロック１２を出力する発振器
、２は、受信データ１ｏの変化点を検出し、リセットパ
ルス１１を発生する変化点検出器、３は上記高速クロッ
ク１２を計数して基本周波数ｆ。に等しい周波数の出力
クロック１３を発生する分周カウンタ、８はこの分周カ
ウンタ３の出力の立ち上りで立ち上り検出パルス１５を
発生する立ち上り検出器、５は、上記高速クロック１２
を計数し、上記立ち上り検出器８の立ち上り検出パルス
１５でリセットされる補助カランタ、６は、上記変化点
検出器２の出力するリセットパルス１１が発生した時点
で、上記補助カウンタ５のカウント数を記憶する記憶回
路、７は、この記憶回路６の出力値１７と、上記補助カ
ウンタ５の出力値（計数値）１６が一致した時に出力す
る補助リセットパルス１８を発生する一致回路、９は、
この一致回路７０山力する補助リセットパルス１８と上
記変化点検出器２のリセットパルス１１の論理和を出力
し、上記分周カウンタ３をリセットするＯＲゲート、１
４はＯＲゲート９の出力である。
路を示すブロック構成図である。図において、１は基本
周波数ｆ。のｍ倍の高速クロック１２を出力する発振器
、２は、受信データ１ｏの変化点を検出し、リセットパ
ルス１１を発生する変化点検出器、３は上記高速クロッ
ク１２を計数して基本周波数ｆ。に等しい周波数の出力
クロック１３を発生する分周カウンタ、８はこの分周カ
ウンタ３の出力の立ち上りで立ち上り検出パルス１５を
発生する立ち上り検出器、５は、上記高速クロック１２
を計数し、上記立ち上り検出器８の立ち上り検出パルス
１５でリセットされる補助カランタ、６は、上記変化点
検出器２の出力するリセットパルス１１が発生した時点
で、上記補助カウンタ５のカウント数を記憶する記憶回
路、７は、この記憶回路６の出力値１７と、上記補助カ
ウンタ５の出力値（計数値）１６が一致した時に出力す
る補助リセットパルス１８を発生する一致回路、９は、
この一致回路７０山力する補助リセットパルス１８と上
記変化点検出器２のリセットパルス１１の論理和を出力
し、上記分周カウンタ３をリセットするＯＲゲート、１
４はＯＲゲート９の出力である。
次に、上記第３図に示すこの発明の一実施例である同期
クロック発生回路の動作について説明する。基本周波数
ｆ。のｍ倍（士数倍〜数十倍）の高速クロック１２を分
周カウンタ３で計数して基本周波数ｆ。を作り、受信デ
ータ１０の立ち上り又は立ち下りを検出して分周カウン
タ３をリセットすることにより、分周カウンタ３の出力
クロック（分周カウンタ出力）を受信データ１０に同期
したクロックとする点については、上述した様な従来方
式のものと同様である。ところで、この発明の同期クロ
ック発生回路では、分周カウンタ３の出力クロック１３
の立ち上りから、高速クロック１２を補助カウンタ５で
計数し、次の変化点検出器２８の出力パルスであるリセ
ットパルス１１が発生した時の補助カウンタ５の出力値
１６を記憶回路６で記憶し、次いで、立ち上り検出器８
が立ち上り検出パルス１５を発生した時から、再度補助
カウンタ５が計数を始め、この補助カウンタ５の出力値
１６が記憶回路６の出力値１７と一致した時に、一致回
路７によって補助リセットパルス１８を発生し、ＯＲゲ
ート９を通じてこのＯＲゲート９の出力１４で分周カウ
ンタ３をリセットすることにより、受信データ１０に同
一値が連続した場合にも、補助リセットパルス１８によ
って分周カウンタ３をリセットすることによって、同期
クロックを発生することができる様に構成されている。
クロック発生回路の動作について説明する。基本周波数
ｆ。のｍ倍（士数倍〜数十倍）の高速クロック１２を分
周カウンタ３で計数して基本周波数ｆ。を作り、受信デ
ータ１０の立ち上り又は立ち下りを検出して分周カウン
タ３をリセットすることにより、分周カウンタ３の出力
クロック（分周カウンタ出力）を受信データ１０に同期
したクロックとする点については、上述した様な従来方
式のものと同様である。ところで、この発明の同期クロ
ック発生回路では、分周カウンタ３の出力クロック１３
の立ち上りから、高速クロック１２を補助カウンタ５で
計数し、次の変化点検出器２８の出力パルスであるリセ
ットパルス１１が発生した時の補助カウンタ５の出力値
１６を記憶回路６で記憶し、次いで、立ち上り検出器８
が立ち上り検出パルス１５を発生した時から、再度補助
カウンタ５が計数を始め、この補助カウンタ５の出力値
１６が記憶回路６の出力値１７と一致した時に、一致回
路７によって補助リセットパルス１８を発生し、ＯＲゲ
ート９を通じてこのＯＲゲート９の出力１４で分周カウ
ンタ３をリセットすることにより、受信データ１０に同
一値が連続した場合にも、補助リセットパルス１８によ
って分周カウンタ３をリセットすることによって、同期
クロックを発生することができる様に構成されている。
第４図は、第３図の同期クロック発生回路を具体化して
示す回路構成図である。第４図に示す回路構成では、基
本周波数ｆ。０１６倍の高速クロック１２を１／１６分
周して受信データ１０に同期した出力クロック１３を発
生ずる場合について示しである。第３図に示す変化点検
出器２と立ち上り検出器８は、第４図ではそれぞれ２１
及び２２のＤ形フリップ・７０ツブ（Ｄ−Ｆ／Ｆ）を用
いて構成してあり、第３図に示す一致回路７は、第４図
ではエクスクル−シブＯＲ（ＥＸ−ＯＲ）ゲートとＯＲ
ゲートを用いて構成しである。また、第４図に示す記憶
回路６に入力するパルスは、リセットノくルス１１の反
転パルスである記憶パルス１９を用いている。
示す回路構成図である。第４図に示す回路構成では、基
本周波数ｆ。０１６倍の高速クロック１２を１／１６分
周して受信データ１０に同期した出力クロック１３を発
生ずる場合について示しである。第３図に示す変化点検
出器２と立ち上り検出器８は、第４図ではそれぞれ２１
及び２２のＤ形フリップ・７０ツブ（Ｄ−Ｆ／Ｆ）を用
いて構成してあり、第３図に示す一致回路７は、第４図
ではエクスクル−シブＯＲ（ＥＸ−ＯＲ）ゲートとＯＲ
ゲートを用いて構成しである。また、第４図に示す記憶
回路６に入力するパルスは、リセットノくルス１１の反
転パルスである記憶パルス１９を用いている。
第５図は、第４図の同期クロック発生回路の動作を説明
するための各部の信号を示すタイムチャート図である。
するための各部の信号を示すタイムチャート図である。
第５図に示す様に、受信データ１０のエツジでリセット
パルスｌｌａが発生する。このリセットパルスｌｌａに
よって出力クロック（分周カウンタ出力）１３の位相が
同期する。立ち上り検出パルス１５は出力クロック１３
の立ち上りで発生し、第４図における補助カウンタ５が
リセットされる。次に１変化点検出器２の出力であるリ
セットパルス１１が発生すると、第４図における記憶回
路６は補助カウンタ５の出力値１６を記憶回路６の出力
値１７とする。補助カウンタ５は立ち上り検出パルス１
５ｂで再びリセットされてカウントを始めるが、このカ
ウント数が記憶回路６の出力値１７と一致すると、補助
リセットパルス１８ａが発生する。０１（ゲート９はリ
セットパルス１１と補助リセットパルス１８の論理和を
とったものであるから、この補助リセットパルス１８に
よって分周カウンタ３がリセットされ、受信データ１０
と位相が一致することになる。以上の様な動作が繰り返
えされることによって、補助リセットパルス１８の周期
は、常に受信データ１０に同一値が連続する前の周期と
なり、受信データ１０に同一値が連続した場合に２いて
も、受信データ１０に出力クロック１３を同期すること
ができるものである。
パルスｌｌａが発生する。このリセットパルスｌｌａに
よって出力クロック（分周カウンタ出力）１３の位相が
同期する。立ち上り検出パルス１５は出力クロック１３
の立ち上りで発生し、第４図における補助カウンタ５が
リセットされる。次に１変化点検出器２の出力であるリ
セットパルス１１が発生すると、第４図における記憶回
路６は補助カウンタ５の出力値１６を記憶回路６の出力
値１７とする。補助カウンタ５は立ち上り検出パルス１
５ｂで再びリセットされてカウントを始めるが、このカ
ウント数が記憶回路６の出力値１７と一致すると、補助
リセットパルス１８ａが発生する。０１（ゲート９はリ
セットパルス１１と補助リセットパルス１８の論理和を
とったものであるから、この補助リセットパルス１８に
よって分周カウンタ３がリセットされ、受信データ１０
と位相が一致することになる。以上の様な動作が繰り返
えされることによって、補助リセットパルス１８の周期
は、常に受信データ１０に同一値が連続する前の周期と
なり、受信データ１０に同一値が連続した場合に２いて
も、受信データ１０に出力クロック１３を同期すること
ができるものである。
なお、上記実施例では、同期クロック発生回路について
説明したが、この発明はこれに限らず、第３図に示す出
力クロック１３を図示されないＴ形フリップ・フロップ
（Ｔ−Ｆ／Ｆ）に入力し、受信データｌＯとして１シヨ
ツトパルスを入力すれば、上記Ｔ形フリップ・フロップ
の出力は１シヨツトパルスのパルス幅の２倍の周期で発
振する発振器とすることができる。
説明したが、この発明はこれに限らず、第３図に示す出
力クロック１３を図示されないＴ形フリップ・フロップ
（Ｔ−Ｆ／Ｆ）に入力し、受信データｌＯとして１シヨ
ツトパルスを入力すれば、上記Ｔ形フリップ・フロップ
の出力は１シヨツトパルスのパルス幅の２倍の周期で発
振する発振器とすることができる。
この発明は以上説明した様に、同期クロック発生回路に
おいて、分周カウンタに補助カウンタと記憶回路を付加
して設け、リセットパルスが発生するごとにリセットタ
イミング情報を記憶し、このリセットタイミング情報に
基づいて補助リセットパルスを発生し、この補助リセッ
トパルスと分局カランタのリセットパルスとの２つのパ
ルスにより、分周カウンタをリセットする構成としたの
で、特に、受信データに同一値が連続した場合において
も、常に正確な出力クロックを発生でき、容易に、かつ
確実に受信データと出力クロックとの同期を保持するこ
とができるという優れた効果を奏するものである。
おいて、分周カウンタに補助カウンタと記憶回路を付加
して設け、リセットパルスが発生するごとにリセットタ
イミング情報を記憶し、このリセットタイミング情報に
基づいて補助リセットパルスを発生し、この補助リセッ
トパルスと分局カランタのリセットパルスとの２つのパ
ルスにより、分周カウンタをリセットする構成としたの
で、特に、受信データに同一値が連続した場合において
も、常に正確な出力クロックを発生でき、容易に、かつ
確実に受信データと出力クロックとの同期を保持するこ
とができるという優れた効果を奏するものである。
第１図は従来の同期クロック発生回路を示すブロック構
成図、第２図は、第１図の同期クロック発生回路の動作
を説明するための各部の信号を示すタイムチャート図、
第３図はこの発明の一実施例である同期クロック発生回
路を示すブロック構成図、第４図は、第３図の同期クロ
ック発生回路を具体化して示す回路構成図、第５図は、
第４図の同期クロック発生回路の動作を説明するための
各部の信号を示すタイムチャート図である。 図において、１・・・発振器、２・・・変化点検出器、
３・・・分周カウンタ、４・・・識別器、５・・・補助
カウンタ、６・・・記憶回路、７・・・−数回路、８・
・・立ち上り検出器、９・・・ＯＲゲート、１０・・・
受信データ、１１、ｌｌａ、ｌｌｂ・・・リセットパル
ス、１２・・・高速クロック、１３・・・出力クロック
（分周カウンタ出力）、１４．、・ＯＲ，ゲート９の出
力、１５．１５ａ。 １５ｂ・・・立ち上り検出パルス、１６・・・補助カウ
ンタ５の出力値、１７・・・記憶回路６の出力値、１８
・・・補助リセットパルス、１９・・・記憶パルス、２
１゜２２・−・Ｄ形フリップ・７０ツブである。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 ム 第２図
成図、第２図は、第１図の同期クロック発生回路の動作
を説明するための各部の信号を示すタイムチャート図、
第３図はこの発明の一実施例である同期クロック発生回
路を示すブロック構成図、第４図は、第３図の同期クロ
ック発生回路を具体化して示す回路構成図、第５図は、
第４図の同期クロック発生回路の動作を説明するための
各部の信号を示すタイムチャート図である。 図において、１・・・発振器、２・・・変化点検出器、
３・・・分周カウンタ、４・・・識別器、５・・・補助
カウンタ、６・・・記憶回路、７・・・−数回路、８・
・・立ち上り検出器、９・・・ＯＲゲート、１０・・・
受信データ、１１、ｌｌａ、ｌｌｂ・・・リセットパル
ス、１２・・・高速クロック、１３・・・出力クロック
（分周カウンタ出力）、１４．、・ＯＲ，ゲート９の出
力、１５．１５ａ。 １５ｂ・・・立ち上り検出パルス、１６・・・補助カウ
ンタ５の出力値、１７・・・記憶回路６の出力値、１８
・・・補助リセットパルス、１９・・・記憶パルス、２
１゜２２・−・Ｄ形フリップ・７０ツブである。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 ム 第２図
Claims (1)
- 入力データ信号の基本周波数より高い周波数の高速クロ
ックを出力する発振器と、この発振器の出力を計数して
前記基本周波数と等しい周波数のクロックを出力する分
周カウンタと、前記入力データ信号の変化点を検出して
リセットパルスを発生する変化点検出器によって構成さ
れ、前記リセットパルスにより前記分周カランタをリセ
ットすることによって、この分周カウンタの出力クロッ
クを前記入力データ信号に同期させる同期クロック発生
回路において、補助カウンタと記憶回路を設け、前記リ
セットパルスが発生するごとにリセットタイミング情報
を記憶し、このリセットタイミング情報に基づいて補助
リセットパルスを発生し、この補助リセットパルスと前
記リセットパルスとの２つのパルスにより、前記分局カ
ウンタをリセットすることを特徴とする同期クロック発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103063A JPS60247343A (ja) | 1984-05-22 | 1984-05-22 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103063A JPS60247343A (ja) | 1984-05-22 | 1984-05-22 | 同期クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247343A true JPS60247343A (ja) | 1985-12-07 |
Family
ID=14344208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103063A Pending JPS60247343A (ja) | 1984-05-22 | 1984-05-22 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169845A (ja) * | 1987-01-07 | 1988-07-13 | Nec Corp | 外部タイミング方式 |
-
1984
- 1984-05-22 JP JP59103063A patent/JPS60247343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169845A (ja) * | 1987-01-07 | 1988-07-13 | Nec Corp | 外部タイミング方式 |
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