JPS60247689A

JPS60247689A - 表示装置

Info

Publication number: JPS60247689A
Application number: JP10359984A
Authority: JP
Inventors: 敦田中; 正俊亀山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1985-12-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、文字、イメージ、グラフなどをＣＲＴなど
の画面に表示する表示装置において、文字フォントなど
の矩形パターンを／ドツト単位で表示画面の任意の領域
に表示する機構を有する表示装置に関するものである。

〔従来技術〕

一般的に、この種の表示装置は第１図に示すように構成
されている。図において、（ハはマイクロ・プロセッサ
などの中央制御装置（以下ＣＰＵと略す）、（２）ハシ
ステム・バス、（３）は表示装置の制御プログラムを格
納するプログラム・メモリ（以下ＰＭと略す）、（つば
外部からイメージ・）くターンを入力するイメージ・リ
ーダ（以下ＩＲと略す）、（！ｒ）は操作者が命令又は
データを入力するキーボード（以下ＫＢと略す）、（６
）は画面の表示制御を行なう表示制御部（以下ＤＳＰＣ
と略す）、そして、（７）はＣＲＴなどの表示ユニット
（以下ＤＳＰＵと略す）であり、その表示画面には文字
。

イメージ、グラフなどのパターンが表示されるものであ
る。

このような構成の表示装置において、ＤＳＰＣ（６）は
従来第２図のように構成されているのが普通であった。

この第２図において、（ざ）は表示画面のドツトに対応
して、パターン・データを記憶するフレーム・メモリ（
以下ＦＲＭと略す）、（９）はこのＦＲＭ　（ざ）から
読み出した矩形パターン・データからビデオ信号を発生
するビデオ制御部（以下ＶＤＣと略す）、（ｌθ）は表
示に必要な各種タイミング信号を発生するタイミング信
号発生部（以下ＴＭＧと略すンである。（／／）　、　
（／コ）はＴＭＧ（／のがそれぞれ上記ＦＲＭ　（ｇ）
　、　ＶＤＣ（９）に対してタイミング信号を送る信号
線、（／３）はＤＳ・ｐＵ’（り）に対して各種タイミ
ング信号を送る信号線、（ハリはＦＲＭ　（ｒ）から読
み出されたデータをＶＤＣ，（デ）に送るだめの信号線
、（１５）はＤＳＰＵ（り）にＶＤＣ（ｑ　）からのビ
デオ信号を送るための信号線である。

上記ＦＲＭ　（ｔ）にはＤＳＰＵ（７）に表示されるパ
ターン・データが保持されていて、上記ＴＭＧ（１０）
から信号線（／／）で送られるタイミング信号に基づい
て表示データが読み出され、信号線（ハリでＶＤＣ（９
）へ順次送られ、ＶＤＣ（９）でビデオ信号に変換され
、信号線（１５）によってＤＳＰＵ（？）へ送られる。

従ってＤＳＰＵ（？）の表示内容を書き換えるときには
、システム・バス（２）からのアクセスによって行なわ
れる。またＤＳＰＵ（？）に表示されている矩形パター
ンのうち、一部の矩千パターンなり５ＰＵ（７）の他の
領域に移動させるときには、ＣＰＵ（１）がＰＭ（Ｊ）
内のプログラムに従って順次指定された矩形パターン・
データをＦＲＭ（ざ）から読み出し、ＦＲＭ（＆）の他
の領域に書き込むことによって実現される。しかし一般
に、ＣＰＵ　（／　）がプログラムによって定められた
メモリ領域のデータを他のメモリ領域に転送するときは
、データ数の計数や、アドレス制御をプログラムで行な
わなくてはならないので、データの転送に時間がかかる
し、また、システム・バスは汎用のデータ転送路である
ので、データ転送に際してバスの争奪などによるオーツ
く一ヘッドのために無駄な時間が費やされる。

さらに第２図の従来のＤＢＰＣ（Ａ）を含む表示装置に
おいては、システム・バス（コ）からＦＲＭ（ざ）にパ
ターン・データを書き込む際のデータの長さはＣＰＵ（
１）の種類にもよるが、通常ｇピット以上であるため、
ＤＳＰＵ（７）上にドツト単位に矩形を表示させるには
、ＣＰＵ（１）が複雑なビット操作を行ないながらシス
テム・バス（２）を通してｐＲＭ（ｒ）にデータを書き
込まなくてはならないので、処理手順が複雑になり、ま
た表示速度も遅＜　７ｘるという欠点があった。

〔発明の概要〕

この発明は上記された従来技術の欠点を克服し、文字フ
ォントなどの矩形パターンを表示画面の任意の位置に／
ドツト単位で高速に表示する表示装置を提供することを
目的としている。

即ち、上記目的を達成するためにこの発明の表水装置で
は、文字フォントなど複数個の矩形パターン・データを
保持するウィンドウ・メモリ（以下ＷＭＭと略す）など
の第１のメモリと、表示画面のドツトに対応してイメー
ジを記憶する前記ＦＲＭ（ざ）などの第一のメモリとの
間に矩形パターン・データを連続して転送するダイレク
ト・メモリ・アクセス・コントローラを介在させること
により、矩形パターン・データを高速に上記ＷＭＭ　。

ＦＲＭ（ｒ）とのそれぞれの間で又はＷＭＭ内、ＦＲＭ
（ざ）内で転送し、さらに転送の際、転送データにピッ
ト操作を施し、／ビット単位で矩形パターン・データの
転送を行なえるように構成したものである。

〔発明の実施例〕

以下、この発明の一実施例を図を用いて説明する。第３
図はこの発明による前記ＤＳＰＣ（Ａ）の構成を示すブ
ロック図であり、（ざ）〜（／３）は、それぞれ第２図
の同一符号のものと同一のものである。そして、（／６
）は文字フォントなどの複数の矩形パターン・データを
記憶する前記ＷＭＭ、（／り）はＷＭＭ（／Ａ）　、　
ＦＲＭ（ｇ）のそれぞれとの間で矩形パターン・データ
を連続して高速転送する前記ダイレクト・メモリ・アク
セス・コントローラ（以下ＤＭＡＣと略す）、（１１）
はＷＭＭ　（／　４　）とＤＭＡＣ（／７）との間のイ
ンターフェース線、（／Ｖ）＆！ＤＭＡＣ（／’Ｉ）と
ＦＲＭ（ｆ）との間のインターフェース線である。

上記ＤＭＡ　Ｃ（／り）はシステム・バス（Ｊ）かう予
め設定されたパラメータに従って、ＷＭＭ　（／　Ａ　
）及びＦＲＭ（ｒ）に対して所定のアドレス又は制御信
号をインターフェース線（ｔｇ）又は（／り）に出力し
、任意の矩形パターン・データなｗＭＭ（／ａ）　、　
ＦＲＭＣＡ’）のそれぞれとの間で任意のアドレスに連
続して転送する。ＷＭＭ（／Ａ）はコボートメモリで、
ＤＭＡＣ（／７）から及びシステム・バス（λ）からの
双方のアクセスが可能である。

上記ＤＭＡＣ（／７）の内部溝、成の一例を第９図に示
す。（−〇）はＷＭＭ（／Ａ）又はＦ　ＲＭ　（ざ）か
ら第１のパターン・データを読み出す際に、その読み出
しアドレスを順次出力するソース・データ・Ａ・アドレ
ス・コントローラ（以下８ＡＡＣと略す）、（２１）は
ＷＭＭ　（／　ｔ、　）又はＦＲＭ（ｒ）から第、２の
パターン・データを読み出すときのアドレスを順次出力
するソース・データ・Ｂ・アドレス・コントローラ（以
下５ＢＡＣと略す）、（−り）は第１及び第一のパター
ン・データを必要に応じて処理・合成を施したディステ
ィネーション・データなＷＭＭ　（／　６．’又はＦＲ
Ｍ（ざ）に書き込む際に、その書き込みアドレスを順次
出力するディスティネーション・データ・アドレス・コ
ントローラ（以下ＤＮＡＣと略す）ＮＡＣ（コ３）は５ＡＡＣ（−〇）　、５ＢＡｃ（２１）　、
與帖（−一）を総称したもので、アドレス・コントロー
ラ（以下ＡＤＣと略す）、（λ弘）はＡＤＣ（コ３）と
対になって（λよ）はＤＭＡＣ（／７）がＷＭＭ　（／
６）をアクセスすると鈷のアドレス線及びアドレス制御
線、（，２，ｇ）はＤＭＡ′Ｊｌ（／７）がＦＲＭ（ｆ
）をアクセスするときのアドレス線及びアドレス制御線
、（ｘ７）はＤＭＡＣ（／７）がＷＭＭ　（／　６　）
をアクセスするときのデータ線及びデータ制御線、（コ
ざ）はＤＭＡＣ（／７）がＦＲＭ（ｆ）をアクセスする
ときのデニタ線及びデータ制御線、（２９）はＤＴＲ（
Ｊ弘）とＡＤＣ（コ３）が同期してダイレクト・メモリ
・アクセス・コントローラとして動作するだめの制御線
、（３０）はシステム・バス（コ）からＡＤＣ（２Ｊ）
及びＤ’Ｉ’Ｒ（おりに動作に必要な各種パラメータを
設定するためのインターフェース線である。

第弘図においてブロックで示されたＤＴＲ（２４りにつ
いて、そのより詳細な構成が第Ｓ図に示されている。こ
の第３図において（３１）はＷＭＭ　（＃）又はｐＲｙ
（ｒ）から読み出したパターン・データを入力するデー
タ入力部（以下ＤＩＮＵと略す）、（３コ）は入力した
パターン・データに演算処理を行なうデータ演算部（以
下ＤＯＰＵと略す）　、　Ｃ，？３）は上記ディスティ
ネーション・データなＷＭＭ（／６）又はＦＲｍ（ｒ）
に簀き込むだめのデータ出力部（以下ＤＯＴＵと略す）
、（３弘ンはＤＩＮＵ（，７／）、ＤＯＰＵ（３２）、
ＤＯＴＵ（ｊ、７）を制御するシーケンサ（以下８ＱＲ
と略す）、（３りはシステム・バス（２ントのインター
フェース（以下ＢＩＦと略す）、（３６）は５ＱＲ（３
１Ｉ）がＤＩＮＵ（Ｊ／）　、ＤＯＰＵ（ｊＪ）　、Ｄ
ＯＴＵ（、？、７）を制御するだめの制御線、（３７）
はＤＩＮ、ｌ（ｊ／）からＤＯＰＵ（、？コ）にデータ
を転送する信号線、（３ｔ）はＤｏｐｔｒ（３ｊ）から
ＤＯＴＵ（、？、？）にデータを転送する信号線、（３
り）はシステム・バス（２ンかう直接ＤＩＮＵ（、？／
ン、ＤＯＰＵ（、？、２ン、ＤＯＴＵ（、？、？）　に
パラメータを設定するだめの信号線である。

以下に第５図を用いてＤ　Ｔ　Ｒ’（−リの動作を説明
する。先ず、その動作に必要なパラメータを、シス〇− テム・バス（コ）から５ｌＲ（３ダ）及びＤＩＮＵ（、
？／）、ＤＯＰＵ（＋２）、ＤｏＴＵ（３３）に対して
セットする。まめに、システム・バス（２）から起動指
示を与えると、８ＱＲ（＋４りはＡＤＣ（Ｊｊ）を制御
し、ＷＭＭ　（／　６）又はＦＲＭ（ざ）からＤＩＮＵ
（、？／ンにパターン・データを入力する。このパター
ン・データは直接、又はＤＯＰＵ（、？コ）で演算処理
を加えられた後、ＤＯＴＵ（３３）に渡され、再びＷＭ
Ｍ　（ｔ　６）又はＦ’ＲＭ（ｆｆ）に誉ぎ込まれる。

この時、一度ＣＰＵ（１）がＤＭＡＣ（／７）にパラメ
ータをセットし、起動をかけた後は、転送すべき矩形領
域全てが転送終了するまでＣＰＵ（１）はシステム・バ
ス（，２）を使えるため、他の動作を行なうことができ
、しかもＷＭＭ　（／　Ａ　）とＦＲＭ（ｆ）との間の
データ転送時は一方のメモリからの読み込みと同時に、
他方のメモリへの書き込みを行なうことができるため、
高速のデータ転送を行なうことができる。

以下、この発明の最大の特徴である、転送時のビット操
作について説明する。前記ＤＳＰＵ（７）に矩形パター
ンを／ドツト単位で表示するためには、メモリから読み
出せるデータ長が通常ｔビット単位のため、ＦＲＭ（ざ
）にデータを転送する際に複雑なビット操作を必要とす
る。即ち、前記ＤＯＰＵ（＋２）べおいて、ビット・ロ
ーテーションや、ビット書マスクなどの演算機能が必要
となる。第６図は、この発明において所定のデータ演算
を実現する構成の一例を示すものであり、具体的には第
５図のＤＩＮＵ（ｊ／）及びＤＯＰＵ（，７コ）の詳細
な構成図となっている。この第６図において、（＊Ｏ）
はＷＭＭ（／６）又はＦＲＭ（ｆ）から読み込んだ第１
のソース・パターン・データ（以下８ＤＡと略す）を保
持する第１のレジスタ（以下ＳＲＡと略す）、（ｐｚ）
はＷＭＭ　（／　６）又はＦＲＭ（＃）から読み込んだ
第２のソース・パターン・データ（以下８ＤＢと略す）
を保持する第コのレジスタ（以下８ＲＢと略す）、（タ
コ）は８ＤＡを任意ビットだけローテートする第１のノ
（レル・シフタ（以下ＢＳＡと略ス）　、　（１，７）
ハＢ８Ａ（ｌＩコ）で８ＤＡをローテートすべきビット
数を保持する第３のレジスタ（以下虱と略す）、（ｌＩ
＊）はＢＳＡ（ｌＩｕ）の出力データの任意のビットを
マスクする第１のマスク部（以下ＭＫＡと略す）、（り
りはＭＫＡ　（＋　！　）でマスクすべきビット列を予
め保持しておく第ダのレジスタ（以下ＭＲＡと略す）、
（ｌＩＸ）は８ＤＢを任意ビットだけローテートする第
一〇バレル・シック（以下Ｂ８Ｂと略−ｊ）、（４’？
）はＢｓ：５（ｐａ）でＳＤＢをローテートすべきビッ
ト数を保持する第５のレジスタ（以下滑と略す）、（＋
ｇ）はＢＯＢ（４Ｉ６）の出力データの任意ビットなマ
スクする第コのマスク部（以下ＭＫＢと略す）、（ダブ
）はＭＫＢ　（Ｆ　ｔ　）でマスクすべきビット列を予
め保持しておく第６のレジスタ（以下辺＄と略ス）、（
！Ｑ）はＭＫＡ　（弘ｌＩ）の出力データとＭＫＢ　（
４ｔざ）の出力データの論理和などの演算を行ない、２
個のデータを合成する論理演算部（以下ＡＬＵと略す）
である。

次に動作について説明する。ｐＴＲ（、ｚ＜＜）が動作
すると、まずＷＭＭ　（ｔ　ｂ　）又はＦＲＭ（ざ）か
ら前記ＳＤＡを取り込みｓＲ＊（＋Ｏ）にセットする。

同様にＷＭＭ　（／　Ａ　）又はｐｉＭ（ｔ）から８Ｄ
Ｂを取り込み８ＲＢ（ダｌ）にセットする（動作／）。

ｓｐＡ、ｓＤＢはそれぞれＢＳＡ（弘り及びＢＩＢ（４
１４）でＲＲＡ（＋１−Ｊ）　。

ＲＲＢ　（４ｔ？　）に設定されているビット数だけロ
ーテートされ（動作コ）、その後ＭＫＡ（ダｌ）、ＭＫ
Ｂ（何）でそれぞれＭＲＡ（４（ｊ）　、ＭＲＢ（ダ９
）に設定されているビット列と論理積をとることによっ
て不必要なビットをマスクする（′動作Ｊ）。さらに動
作３でマスクされた２種類のデータなＡＬＵ　（！ｆＯ
）で論理和などの演算処理を施し、両者を合成し、これ
をディスティネーション・データとしてＷＭＭ（／６）
又はＦＲＭ（ｆｆ）に書き込むためにＤＯＴＵ（，７，
７）に転送する（動作ダ）。

前記動作／から動作弘までをｗＭＭ（／６）又はＦＲＭ
（ｒ）上の矩形領域全部のデータについて行なうことに
より、矩形データを、所定のビット操作を行ないながら
ＷＭＭ　（ｔ　ｂ　）又はＦＲＭ（ｆ）に書き込むこと
ができる。

以下、この発明によるドツト単位の矩形パターンの表示
動作の一例を図を用いて説明する。第り図は画面表示の
例とその途中経過を示す図であり、その中で、（イ）は
矩形パターンの一例として文字７オントを示す図、（ロ
）は表示画面内で（イ）の矩形パターンを表示させよう
としている領域を示す図、（ハ）。

（ホ）、（ト）は所定のビット操作を行なった後のパタ
ーン・データを示す図、（に）、（へ）は画面表示の途
中経過を示す図、（ト）は最終的な表示画面を示す図で
ある。なお、（５／）は矩形パターン表示の際の基準と
なるピット数の単位である。即ちＤＭＡＣ（／？）が扱
うことのできる最小単位のワード（以下セグメントと略
す）である。

今、表示画面内で、第７図（イ）Ｋ示されている矩形パ
ターンを、第７図（ロ）に示されているような３個のセ
グメントにまたがる領域において表示させる場合につい
て説明する。

操作ｌ最初、矩形領域（ｔｌＩ）および（５６）について、下
記の操作が施される。先ずＤＴＲ（Ｊ４１）への初期設
定として、ＭＲＡ（ダＳ）にマスク・ｆ　−ｐ　Ｂｌｏ
□θ０θθｌｌ’　（Ｂ’ＸＸＸ・・・ｘ’はコ進デー
タを示し、データがＯの部分をマスクする）　、ＲｘＡ
（ｙ３）にローテート・ピット数λ、ＭＲＢ　（ｑタン
にマスク・データＢ’／／／／／／／／′、ＲＲＢ　（
ダク）にローテート・ピット数Ｑを予めセットしておく
。又、ＡＤＣ（２ｊ）　Ｋ対しても必要なアドレス情報
をセットする。次にＤＴＲ（コ１１）に対して起動指示
を与えると、ＤＴＲ（２＜ＺンはＡＤＣ（ｊＪンを制御
しながらダイレクト・メモリ転送を始める。その初めに
、ＳＤＡとして矩形パターン（イ）の第１列（ｊ′コン
を８　ＲＡ　（４ＬＯ）に取り込み同様にＳＤＢとして
（ロ）の中で最初に重ね合わせるべぎパターン・データ
（ｊＪ）を５ＲＢ（４ｔ／）に取り込む。

５ＤＡ（ｊ、２ンはＢＳＡ（１１，２）においてＭＳＢ
方向（図の左側）にコビット分だけローテートされ、さ
らにＭＫＡ　（Ｆ　＜４　）でＭＲＡ（Ｑｊ）に設定し
たマスク・デして（６λ）のようなパターン・データと
なる。

５ＤＢ（ｊＪ）はＢＳＢ（＋６）　、　ＭＫＢ（’Ｉｔ
）で８　ＤＡ　（ｉ）の時と同じような処理を受け、（
６ｊ）のようなパターン・データとなる。

次にＡＬＵ（ｊ（７）でパターン・データ（６コ）とパ
ターン・データ（６３）との論理和をとり、２個のパタ
ーン・データな合成１．たディスティネーション・デー
タを得る。このデータを、（！３）を読み出した元のア
ドレスに書き込むことにより、元のハｐ−ン（！ｒａ）
に文字フォントの一部（３コ）を重ね合わせたことにな
る。

以上の処理を矩形パターン（ｊ＋）と（、ｔ６）トノ全
域に渡って行なうことにより、表示画面はに）のように
なる。

操作ユ次に矩形領域（５りンに文字フォントを書き込む動作を
行なう。この時５ＲＡ（ｌＩＱ）と５ＲＢ（ｌＩｚ）に
取り込むパターン・データは、矩形領域（！りンと（よ
５）であり、ＤＴＲ（コｌＩ）に設定する初期データは
、ＭＲＡ（ｌＩりにＢ’ｌ／１ｔｉｔｏｏ’　、　ＲＲ
Ａ（１）にコ、ＭＲＢ（ダ９）にＢ’００００００／／
’、ＲＲＢ　（ｌＩ’７　）に−とする。その起動後、
矩形領域（ｙｌ、（ｔｇ全全域ついて動作すると、５Ｄ
Ａ（！ｒ４０は（６り）、８ＤＢ（！３）は（６Ｓ）、
（６ダンと（６よ）を論理和合成したディスティネーシ
ョン・データは（６６）のようになり、動作終了後の表
示画面は（へ）となる。

操作３゜今度は矩形領域（ｙ、ｔ）とＣｒｔ）　Ｋついて前記と
同様な動作を行なうことにより、矩形領域（６り）の部
分が表示される。この時のＤＴＲ（コ４Ｉ）へノ初期設
定値はＭＲＡ（弘！ｒ）　ＫＢ’／／／／／／θ０’　
、　ＲＲＡ（ダ３）に２、ＭＲＢ　（ダ９）にＢ’／／
／／／／／／’　、ＲＲＢ（４Ｉ？）にＯである。

以上説明した３回の操作を行なうことにより、表示画面
上の任意領域（ロ）Ｋ、矩形パターン（イ）を合成した
ことになり、最終的な表示画面は（へ）のようなドツト
単位の重ね合わせが実現されたことになる。

この説明では、簡単のため矩形づターン（イ）を文字フ
ォントとし、コセグメントのデータとしたが、この手順
を応用することにより、任意の大きさの矩形パターンを
扱うこともできる。

また、以上の説明においては、Ｓ　ＲＡ　（４ｔＯ）及
び５ＲＢ（＃／）に取り込まれたパターン・データにつ
いて、先に任意ビットのローテートを行い、次いで任意
ピ゛ット部分のマスクをするようにされているが、この
順序に限られるものではなく、例えばこれとは逆の順序
をとることもできる。

〔発明の効果〕

以上説明したように、この発明によれば、ただ簡単なパ
ラメータを設定するだけで、文字フォントなどの任意の
大きさの矩形パターンを／ドツト単位で表示画面の任意
の領域に高速に、表示可能

【図面の簡単な説明】

第７図は一般的な表示装置の構成を示すブロック図、第
２図は従来の表示装置の表示制御部の構成を示すブロッ
ク図、第３図はこの発明における表示制御部のブロレク
図、第９図は第３図の表示制御部におけるダイレクト・
メモリ・アクセス・コントローラ（ＤＭＡＣ）の内部構
成図、第Ｓ図は第７図のＤＭＡＣにおけるデータ転送部
の内部構成図、第６図はこの発明の一実施例であり、第
３図のものにおけるデータ入力部とデータ演算部の内部
構成図、第り図はこの発明を用いた表示画面の一例とそ
の途中経過を示す図である。ｌ・・中央制御装置（ＣＰＵ）、コ・・システム・バス
、６・・表示制御部（ＤＳＰＣ）、７・・表示ユニット
（ＤＳＰＵ）、１・−フレーム−メモリ（ＦＲＭ）、デ
・・ビデオ制御部（ＶＤＣ）、１０・・タイミング信号
発生部、／６・・ウィンド・メモリ（ＷＭＭ）、／り・
・ダイレクト・メモリ・アクセス・コントロー：ｉＦ　
（ＤＭＡＣ）　、Ｊ　ｊ・・アドレス・コントローラ（
ＡＤＣ）、コｑ・・データ転送部（ＤＴＲ）　、　３／
・・データ入力部（ＤＩＮＵ）、３コ・・データ演算部
（ＤＯＰＵ）、３３・・データ出力部（ＤＯＴＵ）　、
３ダΦ・シーケンサ（ＳＱＲ）、ｙ、ｏ　、　ｌＩｔ・
・第７゜第一のレジスタ（ＳＲＡ、５ＲＢ）、グコ、ｌ
Ｉ６・・第１、第一のバレル・シ７り（ＢＳＡ　、　Ｂ
ＳＢ　）、ダダ。弘ｊ・・第１．第一のマスク部（ＭＫＡ　、ＭＫＢ　）
、４’Ｊ、ダ７・・第３１第５のレジスタ（ＲＲＡ　、
　ＲＲＢ　）、ダ５．ダタ・・第グ、第６のレジスタ（
ＭＲＡ　、　ＭＲＢ　）、３０・・論理演算部（ＡＬＵ
）。なお、各図中、同一符号は同−又は相当部分を示す。焔１図革２図幣４図３〕幣６図

Claims

【特許請求の範囲】（１）文字、イメージ、グラフ等をＣＲＴなどの画面に
表示する表示装置において、文字フォントなどの矩形パターン・データを記憶する第
１のメモリと、表示画面の各ドツトに、メモリの各ビットが対応する第
一のメモリと、所定のパラメータをセットしておくことＫより前記第１
のメモリ又は第一のメそりから読み出された第１のパタ
ーン・データを任意ビットだけローテートする第７の手
段と、前記第１の手段によってローテートされたパターン・デ
ータの任意ビットをマスクする第一の手段と、前記第１のメモリ又は第一のメモリから読匁出された第
一のパターン・データを任意ビットだけロー゛テートす
る第３の手段と、前記第３の手段によってローテートされたパターン・デ
ータの任意ビットをマスクする第Ｖの手段と、前記第一の手段で出力されたパターン・データと前記第
Ｖの手段で出力されたパターン・データとの間で所定の
論理的処理をすることにより、二種類のパターンデータ
な合成する第３の手段と、前記第Ｓの手段により合成さ
れたパターン・データを前記第１のメモリ又は第一のメ
モリの任意のアドレスに書き込む第６の手段を用い、文
字フォントなどの矩形パターンを／ドツト単位で表示画
面の任意の領域に表示することを特徴とする表示装置。（コ）　前記第１の手段及び第一の手段において、パタ
ーン・データについて先に任意ビットをマスクし、その
後マスクされたパターン・データを任意ビットだけロー
テートするようにしたことを特徴とする特許請求の範囲
第１項記載の表示装置。（３）　前記第３の手段及び第Ｖの手段において、パタ
ーン・データについて先に任意ビットをマスりし、その
後マスクされたパターン・データを任意ピットだけロー
デートするようにしたことを特徴とする特許請求の範囲
第１項記載の表示装置。