JPH01278366A

JPH01278366A - 印字データ制御回路

Info

Publication number: JPH01278366A
Application number: JP63107308A
Authority: JP
Inventors: Katsunori Murakami; 村上　克則
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-28
Filing date: 1988-04-28
Publication date: 1989-11-08
Anticipated expiration: 2010-09-13
Also published as: JPH0784076B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ドツトマトリクスプリンタの制御回路に関し
、特に印字ドツトイメージを一時格納するドツトライン
メモリに対するデータ信号の制御回路である印字データ
制御回路に関する。

〔従来の技術〕

従来、この種のドツトマトリクスプリンタでは、印字デ
ータの制御は、マイクロプロセッサによって行われてい
た０例えば第２図（ａ）に示すような予め斜線や網点の
ドツトパターンを格納したドツトラインメモリに、第２
図（ｂ）に示すような文字のドツト・パターンをライト
する場合を考える。

すなわち、同図（Ａ）の枠内に同図（Ｂ）の半角文字を
挿入して、同図（Ｃ）に示すような印字を、−文字分の
用紙上スペースに行う場合である。

現在一般に利用しているマイクロプロセッサのデータ信
号は、通常４ビツト　８ビツト、１６ビツトといった特
定のビット数でしかとりえない。

従ってマイクロプロセッサで構成する回路では、マイク
ロプロセッサに接続するメモリは、１回のリード、ライ
トで４ビツト　８ビツト、１６ビツトといった特定のビ
ット数がアクセスできるように構成される。例えば、マ
イクロプロセッサが１６ビツトのデータ信号を有する場
合を考えると、通常文字パターン発生器、ドツトライン
メモリのいずれもデータ信号が１６ビツトになるように
構。

成される。

しかるに、印字する文字のドツトパターンの大きさは特
定されていないことから、第２図（ｂ）に示す半角のア
ルファベット“Ａ”のように、横８ドツト×縦１６ビツ
トの場合もある。この場合、文字パターン発生器からデ
ータをリードすると、１６ビツトのうち８ビツトのみが
有意な信号で、他の８ビツトは無意味である。従って、
この文字パターン発生器からリードした１６ビツトのデ
ータをそのままドツトラインメモリにライトすると、無
意味なデータもライトしてしまうため、ドツトラインメ
モリ上のドツトイメージは第２図（Ｃ）のようにはなら
ない。

そこでマイクロプロセッサでは、第２図（Ｄ）に示すよ
うな操作が行われる。まず、文字パターン発生器から同
図（Ｂ）のドツトパターンがリードされ（同図（Ｄ）■
参照）このデータと“ＦＦ０Ｏ（２進数の１６進表現）
”との論理演算が行なわれてデータの無意味な部分が零
にされる（同図（Ｄ）■参照）０次に、有意なデータが
ライトする位置にシフトされる（同図（Ｄ）■参照）図
では、４ビツトシフトの場合を例とした。

次に、同図（Ａ）のドツトラインメモリのデータをリー
ドしく同図（Ｄ）■参照）、リードしたデータと”ＦＯ
ＯＦ（２進数の１６進表現）”との論理積演算が行なわ
れる（同図（Ｄ）■参照）。そして最後に文字発生器の
データ■とドツトラインメモリのデータ■との論理和演
算が行なわれ、データが■ドツトラインメモリにライト
される。

その結果、ドツトラインメモリからリードされた１６ビ
ツトのデータのうちの８ビツトは、文字のドツトパター
ン８ビツトに置換されてドツトラインメモリに再度格納
されることとなる。

〔発明が解決しようとする課題〕

このように、従来の印字データの制御方式では、文字パ
ターン発生器からリードしたドツトパターンをマイクロ
プロセッサの演算によって操作している。

このため、文字パターン発生器からドツトラインメモリ
への文字のドツトパターンの転送時間のうち、マイクロ
プロセッサの演算に要する時間が大きな割合を占めるこ
ととなって、印字ドツトイメージ発生の性能が制限され
、ひいては印字速度を低下させる原因となっている。

〔発明の目的〕

本発明は、かかる点に鑑みてなされたものであり、印字
ドツトイメージの発生を高速で行なって印字速度の向上
を図ることができる印字データ制御回路を提供すること
を、その目的とするものである。

〔課題を解決するための手段〕

本発明は、マイクロプロセッサの指令に基いて、ドツト
ラインメモリに格納されている第一のパターンデータと
、文字パターン発生器から発生される第二のパターンデ
ータとを合成して、印字ドツトイメージを得る印字デー
タ制御回路において、第一及び第二のパターンデータの
合成時の位置情報を示すデータを一時的に格納する位置
データ格納手段と、第一及び第二のパターンデータを各
々格納する第一及び第二のパターンデータ格納手段とを
備えている。さらに、本発明では、マイクロプロセッサ
による文字パターン発生及びライト起動の指令に基づい
て文字パターン発生器から発生した第二のパターンデー
タを前記第二のパターンデータ格納手段に格納するとと
もに、位置データ格納手段、第、−及び第二のパターン
データ格納手段に各々格納されているデータを利用して
印字ドツトイメージを演算し、これをドットラインメモ
リに格納する演算処理手段とを備えるという構成を採っ
ている。これによって前記目的を達成しようとするもの
である。

〔作　用〕

この発明によると、印字ドツトイメージの合成演算は、
印字データ制御回路の演算処理手段によって行なわれる
。

この際、マイクロプロセッサは、文字パターン発生器か
ら第二のパターンデータ発生と、合成された印字ドツト
イメージのドツトラインメモリに対するライト起動を行
なうのみで、合成イメージの演算処理は、全く行なわな
い。

〔実施例〕

以下、本発明の一実施例について、添付図面を参照しな
がら説明する。

まず、第４図を参照しながら、実施例が適用されるドツ
ト又はマトリクスプリンタの制御回路例について説明す
る。この第４図において、制御回路は、マイクロプロセ
ッサ１３９通信制御回路１４、主メモリ１５１文字パタ
ーン発生器１６．印字アドレス制御回路１７．印字デー
タ制御回路１８、タイミング制御回路１９．ドツトライ
ンメモリ２０．及びシフトレジスタ２１で構成されてい
る。そして、マイクロプロセッサ１３の出力信号であっ
て、リードおよびライトの対象となるメモリおよびレジ
スタの番地を与えるアドレス信号ａ。

リードおよびライトの識別とタイミングを与える制御信
号す、ライト時にメモリおよびレジスタにデータを与え
、リード時にはメモリおよびレジスタからデータを与え
られるデータ信号Ｃが、各々の回路間で授受されるよう
に接続されており、マイクロプロセッサ１３が全体の制
御を行うようになっている。

以上のような装置において、通信制御回路１４は、上位
位置とのインタフェースとして機能しており、該上位装
置からは主に文字コードで表わされた印字データ、例え
ば第２図（Ｂ）に示す場合にはアルファベットの「Ａ」
の文字コードが送信されてくる。

マイクロプロセッサ１３は、これを受信し、自分の作業
用のメモリである主メモリ１５に格納する。次にマイク
ロプロセッサ１２は、主メモリ１５から「Ａ」の文字コ
ードをリードして、文字コードに対応する文字パターン
の格納されている文字パターン発生器１６のアドレスを
計算し、文字ｒ　Ａ　Ｊのドツトパターンをリードする
。その後マイクロプロセッサ１３は、ドツトラインメモ
リ２０に文字「Ａ」のドツトパターンをライトする。

マイクロプロセッサ１３のアドレス信号ａは印字アドレ
ス制御回路１７．データ信号Ｃは印字データ制御回路１
８を介してドツトラインメモリ２０に各々与えられる。

　この場合において、第２図に示したようなパターンデ
ータの合成は、後述するように、マイクロプロセッサ１
３によるドツトラインメモリに対するライト起動に基づ
いて、印字データ制御回路１８により行なわれる。

ドツトラインメモリ２０のリードおよびライトに必要な
制御信号は、タイミング制御回路１９によって発生され
る。シフトレジスタ２１は、ドツトラインメモリ２０の
リードデータを印字機構部２２への送信に適したシリア
ル信号に変換する。

そして印字機構部２２では、入力されたシリアル信号に
基づいて印字ヘッド（図示せず）の駆動が行なわれ、第
２図（Ｃ）に示す印字が行なわれることとなる。

次に、上述した印字データ制御回路１８の一実施例につ
いて、まず第１図を参照しながらその構成を説明する。

同図において、マイクロプロセッサ１３のアドレス信号
ａと制御信号すとがデコーダ回路１に入力されるように
なっており、これらのアドレス信号ａ、制御信号すによ
って、第１のレジスタ２と第２のレジスタ３に対するラ
ッチパルス信号ｄ、ｅと、タイミング制御回路１２にお
いてドツトラインメモリアクセスをトリガーする起動パ
ルス信号ｒとが、生成されるようになっている。

マイクロプロセッサ１３のデータ信号である第１のデー
タ信号Ｃが入力する第１のレジスタ２と第２のレジスタ
３は、各々ラッチパルス信号ｄ。

ｅが発生した時点での第１のデータ信号Ｃのデー夕を各
々ラッチする機能を有する。

第１のレジスタ２の出力信号ｇは、シフト回路゛４及び
論理演算回路５に各々入力されるようになっている。シ
フト回路４に入力される出力信号ｇは、シフト回路４に
おいて、入力信号Ｃに対する出力信号りのシフト数を設
定する信号で、論理演算回路５における信号ｇは、論理
演算の種類を選択する信号である。

このように、シフト回路４は、入力データを設定された
シフト数に応じてシフトして出力する回路である。この
場合、シフト回路４の出力信号りは、論理演算回路５の
片方の入力端子に入力されている。

第２のレジスタ３の出力信号ｉは、第１の論理積回路６
の片方の入力側と論理否定回路７とに各々人力されてい
る。この論理否定回路７の出力信号ｊは、第２の論理積
回路８の片方の入力側に入力されるようになっている。

第１の論理積回路６の他方の入力信号は、論理演算回路
５の出力信号にである。この第１の論理積回路６では、
第２のレジスタ３に設定されたデータと論理演算回路５
の出力信号に上のデータとの論理が行なわれる。

次に、第３のレジスタ８には、ドツトラインメモリ２０
のデータ信号である第２のデータ信号１が入力されてお
り、ドツトラインメモリ２０からリードしたデータを、
タイミング制御回路１２がドツトラインメモリ２０のリ
ードに同期して発生するラッチパルス信号ｍによってラ
ッチするようになっている。この第３のレジスタ９の出
力信号ｎは、論理演算回路５の一方の入力側と、第２の
論理積回路８の一方の入力側に各々出力されている。

次に、第１の論理積回路６の出力信号０と第２の論理積
回路８の出力信号ｐは、各々論理和回路１０に入力され
るように接続されている。そして、論理和回路１０の出
力信号ｑは、バッファ回路１１に入力されており、バッ
ファ回路１１の出力信号は第２のデー・夕信号！となっ
ている。バッファ回路１１は、タイミング制御回路１２
がドツトラインメモリ２０のライトに同期して発生する
バッファイネーブル信号ｒによって、入力信号ｑを出力
信号１として通過させる機能を有する。

次に、タイミング制御回路１２は、デコーダ回路１が発
生する起動パルス信号ｆによってドツトラインメモリ２
０に対するデータのリードまたはライトを開始し、ラッ
チパルス信号ｍ、バッファイネーブル信号ｒ、ドツトラ
インメモリ２０の制御信号Ｓを各々発生するものである
。

次に、第３図及び第５図を参照しながら、上記実施例の
全体的動作について説明する。なお、第３図には論理演
算のプロセスが、第５図には動作のフローチャートが示
されている。また、ここでは、マイクロプロセッサ１３
の入出力データ信号は１８ビツトであり、文字パターン
発生器１６゜ドツトラインメモリ２０のデータ信号も１
６ビツトであるとする。更に、文字パターン発生器１６
からリードされた文字のドツトパターンの一部（ここで
は１ワード）のうち有意なパターンは１５〜１２ビツト
、１１〜８ビツトで、７〜０ビツトは無意味である。以
下、これらを、各々ＡＩ、Ａ２゜Ｃと称することとする
（第３図■参照）。

最初に、第１のレジスタ２に、ライトすべきアドレスな
いし場所に対応するシフト数が設定される（第５図ステ
ップＳＡ参照）。例えば、ライトする場所が４ピッド目
からの場合は、第１のレジスタ２にシフト数として“４
（２進数どが設定される。

また、第２のレジスタ３には、同様にライトすべき場所
に相当する位置指定データが設定される（ステップＳＢ
参照）。例えば、第２図に示した例では、ライトするデ
ータは４ビツト目から８ビツトであることから、第２の
レジスタ３には”０ＦＦＯ（２進数の１６進表現）”が
設定される（第３図■参照）。

従って第１の論理積回路６の入力端子には“０ＦＦＯ（
２進数の１６進表現）”が、第２の論理積回路８の入力
端子には°ＦＯＯＦ（２進数の１６進表現）”が各々現
れることとなる（第３図■参照）。

次に、マイクロプロセッサ１３により、タイミング制御
回路１２の起動が行なわれ、ドットラインメモリ２０か
らの該当ドツトパターンデータのリードが実行される（
第５図ステップＳＣ参照）。

これらのドツトパターンデータは、以後、１５ビツト目
から順に４ビツトずつＢｌ、Ｂ２．Ｂ３゜Ｂ４と称する
こととする（第３図■参照）。リードされたドツトパタ
ーンデータ（Ｂ１．Ｂ２．Ｂ３、Ｂ４）は、第３のレジ
スタ９にラッチされる（第５図ステップＳＣ参照）。

以上のようにして、第１．第２及び第３のレジスタ２，
３．９に各データが格納された時点で、マイクロプロセ
ッサ１３により、第１のデータ信号Ｃとして、ドツトラ
インメモリ２０にライトするべきデータ（Ａｔ、Ａ２．
Ｃ）を発生しながら、タイミング制御回路１２に対して
、ドツトラインメモリ２０へのライトが行なわれる（第
５図ステップＳＣ参照）。すると、シフト回路４からは
４ビツトシフトしたデータ■（Ｃ，ＡＩ、Ａ２゜Ｃ）（
第３図■参照）が発生し、これが論理演算回路５に入力
される。

他方、この論理演算回路５には、第３のレジスタの出力
信号ｎが入力されているので、論理演算回路５の出力信
号には、第３図の■と■の演算結果となり、この論理演
算を論理和とすると、同図■のようになる。

そして、次段の第１の論理積回路１の入力端子には、第
３図の■と■が現れるから、その出力信号０は、同図の
■のようになる。また第２の論理積回路８の入力端子に
は、同図■と■が現れるから、その出力信号ｐは、同図
■のようになる。これら第１の論理積回路６と第２の論
理積回路８の各出力信号は、各々論理和回路１０に入力
されるので、論理和回路１０の入力端子には同図■と■
が現れ、その出力信号ｑは同図の■のようになる（第５
図ステップＳＣ参照）。

このようにして求められたデータ（８１，Ｂ２ＶＡ１゜
Ｂ２ＶＡ２．８４）は、ドツトラインメモリ２０のライ
トタイミングに同期して発生されるバッファイネーブル
信号ｍに・よってバッファ回路１１を通過し、ドツトラ
インメモリ２０にライトされる（第５図ステップＳＣ参
照）。

以上のように、この実施例によれば、必要なデータを印
字データ制御回路のレジスタに予め格納し、次に、マイ
クロプロセッサによる起動指令に基づいて印字データ制
御回路により合成データの演算を行うとともに、ドツト
ラインメモリに対してライトすることとしたので、マイ
クロプロセッサは合成データの演算を行う必要がない。

従って、文字パターン発生器からリードされたドツトパ
ターンとドツトラインメモリ内のドツトパターンとの合
成が速やかに行なわれてドツトラインメモリにライトさ
れることとなり、印字ドツトイメージの発生が高速で行
なわれて、印字速度が向上することとなる。

なお、本発明は、何ら上記実施例に限定されるものでは
なく、例えば第１図の印字データ制御回路中の論理演算
部分は、同様の作用を奏するよう種々設計変更可能であ
る。

〔発明の効果］以上説明したように、この発明によれば、印字ドツトイ
メージを求めるための演算を、印字データ制御回路で行
うこととしたので、印字ドツトイメージの発生が高速に
なり、印字速度の向上を図ることができるという従来に
ない優れた印字データ制御回路を提供することができる
。

【図面の簡単な説明】

第１図は本発明の印字データ制御回路の一実施例を示す
ブロック図、第２図は従来の印字データの制御方式の説
明図、第３図は実施例による印字データ制御回路の動作
説明図、第４図は実施例によるドツトマトリクスプリン
タの制御回路のブロック図、第５図は実施例の動作を示
すフローチャートである。１・・・デコーダ回路、２・・・第１のレジスタ、３・
・・第２のレジスタ、４・・・シフト回路、５・・・論
理演算回路、６・・・第１の論理積回路、７・・・論理
否定回路。８・・・第２の論理積回路、９・・・第３のレジスタ、
１０・・・論理和回路、１１・・・バッファ回路、１２
・・・タイミング制御回路、１３・・・マイクロプロセ
ッサ、１４・・・通信制御回路、１５・・・主メモリ、
１６・・・文字発生器、１７・・・印字アドレス制御回
路、１８・・・印字データ制御回路。１９・・・タイミング制御回路、２０・・・ドツトライ
ンメモリ、２１・・・シフトレジスタ、２２・・・印字
機構部ａ・・・アドレス信号、ｂ・・・制御信号、Ｃ・
・・第１のデータ信号、ｄ・・・ラッチパルス信号、ｅ
・・・ラッチパルス信号、ｆ・・・起動パルス信号９ｇ
・・・第１のレジスタの出力信号、ｈ・・・シフト回路
の出力信号。ｉ・・・第２のレジスタの出力信号、ｊ・・・論理否定
回路の出力信号、ｋ・・・論理演算回路の出力信号。ｌ・・・第２のデータ信号２ｍ・・・ラッチパルス信号
ｎ・・・第３のレジスタの出力信号、０・・・第１の論
理積回路の出力信号、ｐ・・・第２の論理積回路の出力
信号、０・・・第１の論理積回路の出力信号、ｐ・・・
第２の論理積回路の出力信号、ｑ・・・論理和回路の出
力信号、ｒ・・・バッファイネーブル信号、Ｓ・・・ド
ツトラインメモリの出力信号。特許出願人　　日　本　電　気　株式会社代理人　弁理
士　　高　橋　　勇第２図（Ａ）（Ｃ）第４因

Claims

【特許請求の範囲】

（１）、マイクロプロセッサの指令に基いて、ドットラ
インメモリに格納されている第一のパターンデータと、
文字パターン発生器から発生される第二のパターンデー
タとを合成して、印字ドットイメージを得る印字データ
制御回路において、前記第一及び第二のパターンデータ
の合成時の位置情報を示すデータを一時的に格納する位
置データ格納手段と、前記第一及び第二のパターンデータを各々格納する第一
及び第二のパターンデータ格納手段と、前記マイクロプ
ロセッサによる文字パターン発生及びライト起動の指令
に基づいて、前記文字パターン発生器から発生した第二
のパターンデータを前記第二のパターンデータ格納手段
に格納するとともに、前記位置データ格納手段、第一及
び第二のパターンデータ格納手段に各々格納されている
データを利用して印字ドットイメージを演算し、これを
前記ドットラインメモリに格納する演算処理手段とを備
えたことを特徴とする印字データ制御回路。