JPS60247899A - 電気的書込み・消去可能不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、単一電源で動作する電気的書込み・消去可能
不揮発性半導体メモリに関する。

（従来技術） 従来、電気的書込み・消去可能不揮発性半導体メモリ（
以下、ＥＥＰ几ＯＭ　という。）、例えば紫外線消去可
能不揮発性半導体メモリ←以下、ＵＶ−ＥＰＲＯＭとい
う。）において、記憶保持不良のスクリーニングとして
、熱加速と電気的加速の２種類が使用されておシ、熱加
速の具体例としては高温保管が、電気的加速の具体例と
してはメモリセルのドレイン若しくはコントロールゲー
トに低い書込み電圧を印加する方法がある。すなわち、
すべてのメモリセルに書込みを行なった後、ドレインを
接地電位に、コントロールゲートに低い書込み電圧を印
加することで、フローティングゲートとコントロールゲ
ート間の絶縁度がチェックでき、逆にドレインを低い書
込み電圧に、コントロールゲートを接地電位にすること
でフローティングゲートと基板間の絶縁度がチェックで
きる。

ＥＥＰ几ＯＭ　における記憶保持不良のスクリーニング
も同様に熱加速と電気的加速の２種類が考えられ、熱加
速についてはＵＶ−ＥＰＲ，ＯＭと同様に高温保管によ
）、電気的加速については特にフローティングゲートと
ドレイン間に設けられる薄い酸化膜構造の絶縁度チェッ
クに注目した低電圧での書込み・消去が実用的である。

すなわち、ＥＥＰＲＯＭ　の電気的加速は、通常の書込
み・消去に使用する第４の高電圧（以下、高ｔＥＥｔｌ
）という。Ｙでチップ全体のメモリセルを消去４若しく
は書込み）を行ない、フローティングゲートに電子（若
しくは正孔）を注入し、メモリセルのしきい値電圧を高
く（若しくは低く）シた後、高電圧（１）より低い第２
の高電圧（以下、高電圧（２）という。）で、チップ全
体のメモリセルを書込み（若しくは消去）シ、メモリセ
ルのしきい値電圧の変化が大きく、以前の消去（若しく
は書込み）状態を維持していないメモリセルを読出しに
よシ検出し、このメモリセルを記憶保持不良と判断する
方法である。

上記、ＥＥＰＲＯＭ　の電気的加速による記憶保持不良
のスクリーニングは、書込み・消去電圧を外部から供給
する場合に限シ、高電圧（１〕と高電圧（匂の切替えが
でき、従って有効であった。ところが、単一５Ｖ　ＥＲ
ＦＲＯＭでは書込み・消去電圧が高置ＥＥ（１）に固定
であシ、従来技術では保持不良の電気的スクリーニング
が困難であるという欠点があった。

（発明の目的） 本発明の目的は、上記欠点を除去し、簡単なモード設定
のみで電気的加速による記は保持不良のスクリーニング
を可能とする単一電源で動作する電気的書込み・消去可
能不揮発性半導体メモリを提供することにある。

（発明の構成） 本発明の電気的書込み・消去可能不揮発性半導体メモリ
は、通常の書込み・消去に使用する第１の高電圧と該第
１の高電圧よシも低い第２の高電圧を発生する高電圧発
生回路と、すべてのメモリセルを同時に前記第１の高電
圧で消去（若しくは書込み）し前記第２の高電圧で書込
み（若しくは消去）する同時書込み・消去手段とを含む
ことがら構成される。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例に用いられる高電圧発生回路
を示すブロック図である。この高電圧発生回路は、入力
がメモリの単一電源ＶＣＣ（電圧５Ｖ）に接続された昇
圧回路１と、この昇圧回路１の出力ＶＰＰを所定の電圧
値に制限するためリミッタＡ２及びリミッタＢ３とから
なっている。

ここでリミッタＡ２は通常の書込み・消去に使用する第
１の高電圧（以下、高電圧（１）という。）に、リミッ
タＢ３は高電圧（１）よシ低い高電圧（以下、高電圧（
２）という。）に出力ＶＰＰの電圧値を制限する。かつ
リミッタＢ３は制御信号Ｔ１がハイレベルのときのみ動
作し、制御信号Ｔｌがローレベ番 ル時は非動作となる。従って、出力ＶＰＰＬ、では、制
御信号Ｔ１がローレベルのとき高電圧（１）が、制御信
号Ｔ１がハイレベルのとき高電圧（２）が出力される。

第２図は、第１図の昇圧回路の一例を示す回路図である
。ＮチャネルＭＯ８）ランジスタ（以下、ＮＭＯＳ　Ｔ
　という。）ＱＣＩＩ　ＱＣ２１・ｌ　Ｑｃｎ　と容ｉ
Ｃ１，Ｃ２，・・・、Ｃｎからなるチャージポンプ回路
から構成され、クロックφＡ、φ人によシ後段にチャー
ジを送）高電圧を得るものである。なおＮＭＯ８Ｔ　Ｑ
ｃｏは入力ゲート用である。

第３図は、リミッタＡ２の一例を示す回路図である。出
力ＶＰＰにドレインとゲートが接続されたＮＭＯ８Ｔ　
ＱＬｌとドレインがＮＭＯＳ　Ｔ　ＱＬＩのソースにソ
ースとゲートが接地されたＮＭＯＳ　ＴＱＬ２　とから
な９、出力電圧Ｖ’Ｐ　ＰがＮＭＯＳ　’Ｉ’ＱＬ２　
のドレイン・ソース間ブレークダウン電圧ＢＶＤＳ　と
ＮＭＯ８ＴＱｉ、１ＩＴ）Ｌきい領置ＥｖＴＮの和にな
る様に制限する。

第４図は、リミッタＢ３の一例を示す回路図である。ゲ
ートがドレインに接続されたｎ個のＮＭ０８ＴＱ１〜Ｑ
ｎが縦続接続され出力ＶＰＰとゲートに制御信号Ｔ１が
入力されソースが接地されたＮＭＯ８ＴＱＯのドレイン
間に接続されることからＴヨる。制御信号Ｔ１がハイレ
ベルのときＮＭＯＶＴＮ＋（たソしＶＴＮＩはＮＭＯＳ
　Ｔ　Ｑ＋のしきい値電圧。）の電圧に制限し、制御信
号Ｔ１がローレベルのときはＮＭＯ８ＴＱＯはオフ状態
でこの回路は非動作となる。

第５図は、リミッタＢ３の他の例を示す回路図である。

ＮＭＯＳ　Ｔ　Ｑｌｌ〜Ｑ２１　（たにしＱ１９はディ
ブレジョン型、他はエンハンスメント型。）からナル、
コンパレータ４の１方の入力であるＮＭＯ８ＴＱＩＩと
ＮＭＯＳ　Ｔ　Ｑｌｇのゲートが出力ＶＰＰに、他方の
入力であるＮＭＯＳ　Ｔ　Ｑ１２とＮＭＯ８Ｔ　Ｑ１７
のゲートが電源ｖＣＣにそれぞれ接続され、その出力Ｖ
ＣがＮＭＯＳ　Ｔ　Ｑ２２のゲートに、ＮＭＯＳ　ＴＱ
２２のソースはゲートに制御信号Ｔｚが入力されたＮＭ
ＯＳ　Ｔ　Ｑ２３を介して接地され、ＮＭＯ８ＴＱ２２
のドレインはゲートがソースに接続されたディブレジョ
ン型ＮＭＯＳ　Ｔ　Ｑ２０　を介して出力ＶＰＰに接続
されることからなっている。出力電圧ＶＰＰが高電圧（
２）以上のときに、コンパレータ４の出力ＶＣがハイ１
ノベルとなシ、ＮＭＯ８ＴＱ２２がオン状態となシ、制
御信号Ｔ、がハイレベルの場合ＮＭＯ８ＴＱ２３　もオ
ン状態であり出力電圧ＶＰＰを下げて、高電圧（匂に制
限する。制御信号ＴＩ　がローレベルの場合はＮＭＯ８
ＴＱ２ａがオフ状態とな生回路は、テスト回路の動作信
号である制御信号Ｔ１がローレベルのとき、出力ＶＰＰ
として高電圧（１〕が、ハイレベルのとき、出力ＶＰＰ
として高電圧（２）ｌが出力される。本実施において、
高電圧（１）＝２０〜２２■、高電圧［：２１＝９〜１
５Ｖとしている。

第６図は本発明の一実施例のブロック図であシ、単一５
Ｖ電源で動作するＥＥＦＲＯＭ　を表わしている。本実
施例は、制御回路１１．アドレスバッファ１２．Ｘ子デ
コーダ１３．Ｙ４Ｆデコーダ１４゜１１０３７７７１℃
５．　Ｙ≠セレクタ１６及びメモリセルアレイ１７を含
んでいる。

制御回路１１で、バイト単位書込み、バイト単位消去、
チップ全体のメモリセルの消去、チップセレクト、アウ
トプットイネーブル等の各モード応じて選択されるが、
本実施例においては、アウトプットイネーブル端子ＯＥ
にＴＴＬのハイレベルよシ高い第３のレベルＶＩＨＨ（
９〜１５ｖ）（すなわち高電圧（２）のレベル）を入力
することで、テストモードが選択されるものとし、内部
では制御信号ＴＩがローレベルからハイレベルになり、
プログラム端子ＰＧＭをローレベルにすることで、チッ
プ全体のメモリセルに対し高電圧（２）によシ同時に書
込みが行なわれるものとする。本実施例では、書込み・
消去時間ＴＰＷはプログラム端子ＰＧＭがローレベルで
ある時間に対比するものとする。

第７図は本発明の一実施例の部分詳細回路図で、同時書
込み・消去手段としての、すべてのメモリセルを同時に
選択する選択回路を示す回路図である。この選択回路は
、チップ全体のメモリセルを同時に書込み・消去可能と
するために、Ｘデコー４ ダ１３及びＹデコーダを付加される回路で、Ｘデコーダ
の出力Ｘ１′（若しくはＹデコーダの出力ＹＩ′）にソ
ースがドレインが出力ＸＩ（若しくはＹＩ）にゲートが
制御信号Ｔ２の逆相信号である制御信号Ｔ２にそれぞれ
接続され九ＮＭＯＳ　Ｔ　Ｑ３１と、ソースが出力ＸＩ
（若しくはＹｌ　）にゲートが制御信号Ｔ２にドレイン
がゲートがソースに接続されたディブレジョン型ＮＭＯ
８ＴＱｓａを介して出力ＶＰＰに接続されたＮＭＯＳ　
Ｔ　Ｑ３２からなっている。

テストモード時以外のとき、制御信号Ｔ２はノ・インヘ
ル、制御信号Ｔ２ハローレベル、従って、ＮＭＯＳ　Ｔ
　Ｑ：１１　はオン状態、ＮＭＯ８ＴＱｓ２はオフ状態
となり、アドレス入力に対応した特定のＸＩ（若しくは
ＹＩ）のみハイレベルとなる通常時の動作を行水う。テ
ストモード時には、制御信号Ｔ２　ハローレベル、制御
信号Ｔ２はハイレベル（ｖｐｐレベル）となシ、ＮＭＯ
Ｓ　Ｔ　Ｑ３１　はオフ状態、　ＮＭＯＳ　Ｔ　Ｑ３ｚ
はオン状態となシ、すべてのＸＩ　（若゛シ＜はＹＩ　
）がＶＰＰレベルとなシ、チップ全体の選択が行なわれ
る。

第８図は本実施例におけるメモリセルの書込み・消去の
動作を説明するためのメモリセル部分の回路図である。

フローティングゲート構造ＮＭＯ８Ｔからなるメモリセ
ルＱ４ｓのドレインはＮＭＯ８Ｔ　Ｑ４４．　Ｑ＋２を
介してデータ入力Ｄ＋に接続され、メモリセルＱ４５の
ゲートはＮＭＯＳ　Ｔ　Ｑ４３゜Ｑ４１を介して内部信
号Ｐに接続され、ＮＭＯ８ＴＱ！３．Ｑ４のゲートはＸ
デコーダ出力ＸＩに接続され、ＮＭＯＳ　Ｔ　Ｑ４１．
　Ｑ４２　のゲートはＹデコーダ出力Ｙｌ　に接続され
る。ここで内部信号Ｐは、消去時ＶＰＰレベル、書込み
時ローレベルとなる信号である。

メモリセルＱ４５に書込みを行なう時は、Ｘデコーダ出
力ＸＩ及びＹデコーダ出力Ｙ−でこのメモリセル≠委≠
４≠≠Ｑ＋５を選択し、内部信号Ｐをローレベル、デー
タ入力Ｄ　ｒ　ｆ　Ｖ　Ｐ　Ｐレベルニスる。かくして
、メモリセルＱ４５の７０−ティングゲートに正孔が注
入されメモリセルＱ４ｓのしきい値が負となシ書込み状
態になる。このメモリセルを消去する時は、逆に内部信
号ＰにＶＰＰレベルデータ入力Ｄ１　をローレベルにす
ることで、メモリセルＱヰ５のフローティングゲートに
電子が注入されメモリセルのしきい値電圧が正になシ消
去状態と彦る。

第６図に示す本実施例の記憶保持不良検出は、第１図の
高電圧発生回路及び第７図の選択回路によシ、次の手順
で行なわれる。

１）アウトプットイネーブル端子ＯＥをハイレベル、チ
ップクリア端子ＣＣｔ−ローレベル。

消去時間ＴＰＷだけプログラム端子ＰＧＭをローレベル
ＫＬ、制御信号ＴＩをローレベル、制御信号Ｔ２をハイ
レベルとすることによυ、チップ全体のメモリセルは、
内部信号Ｐが高ＷＥＥ（１）レベル、データ入力ＤＩが
ローレベルとなシ同時に消去される。

１１）アウトプットイネーブル端子ｎをＶＩＨＨレベル
、書込み時間ＴＰＷだけプログラム端子ＰＧＭをローレ
ベルにし、制御信号ＴＩ。

Ｔ２　をハイレベルにすることにより、チップ全体のメ
モリセルは、内部信号Ｐがローレベル、データ入力ＤＩ
が高電圧（２）レベルとなシ同時に、高電圧（鋤での書
込みが行なわれる。

この場合書込みによるメモリセルのしきい値電圧の変化
程度は、高電圧（２）が・・−ド的に固定されているた
め書込み時間ＴＰＷのみで制御される。

１１１）チップイネーブル端子ＣＥとアウトプットイネ
ーブル端子ＯＥを共にローレベルにし、チップ全体のメ
モリセルをブランクチェックする。高電圧（２）での書
込みは、正常なメモリセルに対してはデータの反転を起
こさせず、記憶保持不良のメモリセルに対してのみ、記
憶内容の反転（消去状態→書込み状態）を起こさせるよ
うに選び、消去状態以外のメモリセルの検出することで
、記は保持不良のメモリセルが検出される。

以上説明したことから、本実施例を単一５ＶＥＲＦＲＯ
Ｍ　に適用することにより、製品レベルでの記憶保持不
良の電気的加速が可能にな夛、ユーザが使用中の単一５
ＶＥＥＰＦＬＯＭの記憶保持不良のチェックが容易に行
なえ、実使用での信頼性確保が可能になる長所が発揮さ
れる。

なお以上の説明においては、消去→書込みの方向にのみ
注目したが、その逆の書込み→消去（高電圧（１）での
書込み→高電圧（２）での消去）の方向でも、制御信号
Ｔｌを書込み時ローレベル、消去時ハイレベルとするこ
とで、全く同様である。また以上の説明では、書込・消
去の時間ＴＰＷを外部からプログラム端子ＰＧＭがロー
レベルの期間で与えるものとしたが、書込み命令を実行
するとチップ内部で自動的に消去し、自動的に書込みが
完了するタイプ（オートイレースタイプ）のＥＥＦＲＯ
Ｍでも同様でアシ、具体的には、アウトプットイネーブ
ル端子ＯＥにＶＩＨＨレベルが入力されプログラム端子
ＰＧＭの立下がシの検出と同時に、高電圧（１）でチッ
プ全体のメモリセルの消去を、内部に設けられたタイマ
回路の設定する時間だけ行ない、引き続き、高電圧（２
）でチップ全体のメモリセルの書込みを、タイマ回路の
設定する時間だけ行なうロジックを用いることで実現さ
れる。このタイマ回路としては、バイナリカウンタの多
段接続で構成された周知の回路が用いられる。

（発明の効果） 以上、詳細説明したとおシ、本発明によれば、通常の書
込み・消去に使用する高電圧（１）とそれよシ低い高電
圧＋２３とを発生する高電圧発生回路と、高置ＥＦ：（
１）での消去（若しくは書込み）及び高電圧（々の書込
み（若しくは消去）を全メモリセルに対して同時に行な
う同時書込み・消去手段によシ、従来困難であった、製
品レベルでの電気的加速による記憶保持不良のスクリー
ニングを、簡単なモード設定のみで可能な、単一電源で
動作する電気的書込み・消去可能不揮発性半導体メモリ
が得られ、その効果は大である。

【図面の簡単な説明】

第５図はその部分詳細回路例を示す回路図、第６図は本
発明の一実施例を示すブロック図、第７図及び第８図は
それに用いられる選択回路及びメモリセル部を示す回路
図である。 １・・・・・・昇圧回路、２・・・・・・リミッタＡ、
３・・・・・・リミッタＢ、４・・・・・・コンパレー
タ、１１・・・・・・制御回路、１２・・・・・・アド
レスバッファ、１３・・・・・・Ｘデコーダ、１４・・
・・・・Ｙデコーダ、１５・・・・・・Ｉ１０バッファ
、１６・・・・・・Ｙセレクタ、１７・・・・・・メモ
リセルアレイ、Ａｏ、　Ａｘ、　Ａｎ　・・・・・・ア
ドレス入力、Ｃ１゜Ｃ２，Ｃｎ・・・・・・容量、ＣＣ
・・・・・・チップクリア端子、ＣＥ・・・・・・チッ
プイイ、−プル端子、Ｄ＋　・・・・・・データ入力、
Ｄｏ・・・・・・データ出力、ＧＮＤ・・・・・・接地
端子、ＯＢ　−・−・・アウトプットイネーブル端子、
ＰＧＭ・・・・・・プログラム端子％　Ｑｏ、　Ｑｌ　
〜Ｑｎｌ　Ｑｃｏ　〜Ｑｃｎ。 ＱＬＩ、　Ｑｌ２．　Ｑｌｌ〜Ｑ１８１　Ｑ２１〜Ｑ２
３．　Ｑ３ｔ〜Ｑ３３１　Ｑ４１〜Ｑ４４　・・・・・
・エンハンスメン）ＮチャネルＭＯＳトラフジ２フ レッションＮチャネルＭＯＳトランジスタｓ　Ｑ４５・
・・・・・メモリセル、Ｔ１，Ｔ２・・・・・・制御信
号，■ＣＣ・・・・・・電源、ＶＰＰ・・・・・・昇圧
回路出力，Ｘ＋，Ｘ＋’・・・・・・Ｘデコーダ出力，
　Ｙ＋，　Ｙ＋’・・・・・・Ｙデコーダ出力。 代理人　弁理士　内　原　晋 第１図　Ｔ１ 第２図 ＶＰＰ　髪４図

Claims (1)

【特許請求の範囲】
1. 通常の書込み・消去に使用する第１の高電圧と該第１の
   高電圧よシも低い第２の高電圧を発生する高電圧発生回
   路と、すべてのメーモリセルを同時に前記第１の高電圧
   で消去（若しくは書込み）し前記第２の高電圧で書込み
   （若しくは消去）する同時書込み・消去手段とを含むこ
   とを特徴とする電気的書込み・消去可能不揮発性半導体
   メモリ。