JPS60249358A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はキャパシタを含む半導体装置の製造方法に係り
、特にホ型で性能の良いキャパシタを有する半導体装置
の製造方法に関する。

〔発明の背景〕

従来半導体装置例えばダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）に用いられるキャパシタは基体
主面に被着した絶縁膜上に電極を形成し、基体との間の
静電膠量を利用して構成されるのが一般的であった。し
かしながら集積度の高い半導体装置への要求が大となる
に従って装置を構成する素子の微細化が進むとともにキ
ャパシタの占める面積の割合が問題となり、平面的なキ
ャパシタから立体的なキャパシタへの移行が必要となり
溝型キャパシタが採用された。従来の溝型キャパシタは
基体主面の所定の位置に反応性イオンエッチ等、主とし
て方向性を有するエツチング法によって垂直に近い側面
を有する溝（乃至穴）を形成し熱酸化法により溝内面に
酸化膜を被着し、さらに必要ならば窒化膜等を被着して
誘電体層を形成し、多結晶シリコン等を被着してこれを
一方の電極とし基体との間の静電容量を利用する。この
結果基体主面におけるキャパシタの占有面積は著しく減
少し集積度の向上に大いに益があった。しかしながらこ
の方法では溝底部の形状制御は困廉で、容量の誤差を生
じる他しばしば鋭角部分を生じ電界集中を生じあるいは
そのような部分の＃！ｉｍ体の膜質が十分でないなどの
理由により装置の電気的特性に悪影響を及ぼす可能性が
大きいという欠点があった。

〔発明の目的〕

本発明の目的は安定で高品質な半導体装置のキャパシタ
の製造方法を提供することにある。

〔発明の概要〕

発明者は従来法による溝型キャパシタの信頼性および特
性阻害要因を詳細に検討の結果、特に溝底部形状の効果
が大であることを見出し、同部分のキャパシタ特性への
影響を極小とすることによって溝型キャパシタを含む半
導体素子の信頼性および製造歩留りの大きな向上をはか
ることができた。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。本実
施例においては第１図ａに示す様な半導体基体１の主面
の、一様な厚さの酸化膜２を被着した部分に本発明の溝
型キャパシタを形成する場合を説明する。通常の写真蝕
刻法によってパターニングを行い、反応性スパッタエッ
チ法等の方向性エツチングによって基体主面に所定の寸
法をもった溝を形成した後の、溝部分を含む基体断面は
第１図すのようになる。この後ホトレジスト３を除去し
窒化シリコン膜４を気相反応（ＣＶＤ）法により被着す
ると、窒化シリコン膜は基体表面の凹凸などに影響をう
けにくく均一に被着され、第１図Ｃの構造をうる。次に
方向性を有するエツチング法を再び用いて、再び基体主
面に垂直な方向から窒化シリコン膜をエツチングすると
基体主面に垂直に近い面上を除く他の部分の窒化シリコ
ン膜を除去することができ、第１図ｄの如く溝底部の基
体半導体を露出し、溝側面に窒化シリコン膜を有する構
造をうる。次に溝底部に熱酸化等により所望の膜厚を有
する酸化シリコン膜２′を、第１図ｅの如く被着する。

同図は熱酸化による場合を示しており、酸化は底部にと
どまらずやや側面部に進行するが、このことは却って素
子特性に好影響を与えるので、通常避ける必要はない。

またこの際に表面の酸化シリコン膜厚も増加する（酸化
が進行する）が、これらの効果は工程の設計の際に既知
の値として考慮しうる性質のものである。

次に方向性をもたない例えば通常の化学エッチ法によっ
て溝側面の窒化シリコン膜を除去した後熱酸化族を行え
ば溝側面にも゛酸化シリコン膜が形成され第１図ｆのよ
うに、底面に側面よりも厚い絶縁膜を有する溝型の構造
体を得る。以下通常の方法に従って多結晶シリコン等の
導電性膜５を被着しこれをパターニングして電極とする
事により第１図Ｇの如く本発明になるキャパシタ構造を
形成できる。

本実施例の個々の工程における具体的設計値は溝のサイ
ズ、絶縁膜の厚さ等に従って決定されるが、溝の深さ数
μｍ、底部酸化膜厚２００ないし３００ｎｍまでの条件
で、結晶欠陥等の発生なく、安定な製造を行うことがで
きる。

以上、第１図ａの工程における酸化膜２を最終的な素子
構造の一部として用いる場合について述べたが、このこ
とは必ずしも不可欠ではない。第１図ｅの酸化工程に先
立って除去することも出来る。この場合、表面の酸化膜
厚は溝部分の酸化膜厚とほぼ同一となるのは当然である
。この場合においても第１図ｅ以前の諸工程を、少なく
とも薄い酸化膜が形成された状態で行うことは有利であ
る。窒化膜被着時の基板に与える応力の軽減および第１
図Ｃに続いて行われる方向性の窒化シリコン膜エッチは
やや過度に行うのが望ましく、その際に基体表面に損傷
を与えぬためである。

ここで本方法を半導体装置製造工程中に適用した例とし
て、ＭＯＳダイナミック・メモリ・セルの場合について
、従来法による溝型キャパシタによる工程の場合と比較
してみると、殆どの工程は従来法をそのまま適用でき、
第１図Ｃに相当する窒化シリコン膜被着工程、同図ｄに
至るその方向性エツチング工程、同図ｅの溝底部酸化工
程、および窒化シリコン膜の除去工程が新たに加おる。

しかしながらこれら各工程はそれぞれ標準的な製造工程
として高い信頼性を得られる種類のものであり何ら心配
はない。またこれら追加すべき工程が新たな写真蝕刻工
程を含まない点は特に注目すべきである。すなわち、新
たなパターンによる同工程が追加される場合には、特に
極微細の大規模集積回路においてはパターン設計、マス
ク合せ、蝕刻工程自体の管理等に多くの困難を生じるも
のである。

次に本実施例の方法によって形成した溝型キャパシタを
含むＤＲＡＭにおける電気特性を従来構造の場合との比
較において−、二述べる。第２図はキャパシタ部分の絶
縁破壊電圧の度数分布を示したものであり同図ａが従来
構造、同図すが本実施例によるものである。両者は本実
施例による新規追加工程を除き共通の設計ルールおよび
工程によって製造されたものである。両者を比較すれば
従来構造による素子に於ては規格値を下まわる絶縁耐圧
の個数が少なくないのに対し本実施例による場合にはす
べてが十分に規格を満していることが明らかである。次
に各メモリ・セルの記憶保持時間をめたところ、第３図
の結果を得た。同図すにおける本実施例による結果は同
図ａにおける従来構造による結果と比較して明らかに記
憶保持時間の中央値も長く偏差も小さく、また極端に保
持時間の短い不良セルも認められず、ＤＲＡＭのいわゆ
るリフレッシュを余裕をもって行うことができる。

次に本発明の構造を実現する他の方法による実施例につ
いて第４図に従って述べる。本例はイオン打込み法を利
用するものである。本例においても第１の実施例の場合
と同様に、第４図ａに示すような一様な膜厚の酸化１１
５ｊ２を有する基体主面の部分に溝型キャパシタを形成
する場合を述べる。

第４図ａの状態における酸化膜厚は第１の実施例におけ
ると同様に、後の酸化工程を経た最終膜厚が設計値とな
るように設定すべきものであるが、ここデは１５０ｎｍ
に設定する。次に５００ｎｍの窒化シリコン膜４′をＣ
ＶＤ法にて被着し、ホトレジスト３を被着してパターニ
ングの後、方向性エツチングを行って第４図すの構造を
得る。次にホトレジストを除去した後第４図Ｃの如く酸
素イオン打込みを行う。打込み条件の一例は加速エネル
ギ６０ＫｅＶ、打込み量７ｘ１０１フイオン／ｄである
。前の工程において被着した窒化シリコン膜は基体表面
のイオン打込み時のマスクとじて作用する。これは本例
において使用したイオン打込み装置において、打込み中
にがなりの基板温度上昇がみられたためであり、このよ
うな温度上昇の小さいイオン打込み液温を用いる場合に
は窒化シリコン膜の被着は必要でなく、十分な厚さのホ
トレジスト膜をもってこれに代えることができる。

第４図Ｃには酸化イオンの打込まれる領域６，６′を示
しである。次に窒化シリコン膜を除去し乾燥窒素中で１
１００℃、６５分間の熱処理を行った後、乾燥酸素中で
１０００℃、２５分間の熱酸化処理を行った所、溝側面
酸化膜厚４０ｎｍ、底部酸化膜厚３２０ｎｍの、第４図
ｄに示す如き構造を得た。

以下第１の実施例に準じて電極形成を行うことができる
。

本法によって形成されたキャパシタは特性的に第１の方
法によるものに比して何ら遜色ない。本、法においては
第１の方法に比較して窒化シリコン膜の形成および加工
の工程における諸条件が簡略であり実施し易いという特
徴がある。一方酸素イオン打込みは大きな打込み量を要
し、大電流イオン打込み機が必要である。

次に本発明の構造を実現する第３の方法による実施例を
第５図に従って述べる。本方法においては弗化水素酸水
溶液中における陽極化成処理によるシリコンの多孔質化
現象を利用する。本方法は種々の基体構成においてやや
異なった工程で行いうるが、ここではキャパシタを形成
する基体の部分がＰ型あるいはｎ型の単一導電型の領域
内にある場合についた述べる。第５図Ｃの如く基体１の
表面にまず酸化シリコン膜２次いで窒化シリコン膜４′
を被着する。酸化シリコン膜の被着条件に関してはすで
に述べた通りであり、熱酸化法によってよい。窒化シリ
コン膜は同じ＜ＣＶＤ法によって形成することができる
が、第２の方法で述べたような膜厚は不要であり１ｏｏ
ないし２００ｎｍで十分である。次にすでに述べたのと
同様な方法で溝形成を行い第５図すの構造としだ後再び
窒化シリコン膜４′を被着し第５図Ｃの構造をうる。こ
の第２の窒化シリコンの膜厚は１１００ｎ程度でよい。

次に方向性エツチングによって第５図ｄの構造とした後
弗化水素酸水溶液中で陽極化成処理を行う。弗化水素酸
濃度は５０％程度でよく、電流密度は基体が弗化水素酸
溶液に接する面積すなわち基体主面に形成された溝の各
々の開口面積の総和に対して１０ｒｎＡ／ｃｎＴの程度
でよい。

ｎ型基体の場合には光の照射が化成化の進行に必要であ
る。光源としてはクセノン・ランプ等を用い、基体表面
に於て数十ｍ　Ｗ　／　ａｌの強度があれば十分である
。化成処理による溝底部の基体シリコンの多孔質層７は
基体裏面を電極として電源に接続しているので、この方
向にやや速く形成し、第５図ｅの如き構造となる。化成
化（多孔質化）速度は化成条件等によるが、０．１μｍ
程度の多孔質化を１０ないし３０秒間で行うよう制御す
ることは容易である。陽極化成処理に先立って溝開口部
からＰ型不純物を拡散し、ないしはイオン打込み後熱処
理を行ない濃度の高いＰ型領域を溝底部基体中に形成す
ることはＰ型、ｎ型いずれの基体においても陽極化成処
理の制御に有効である。Ｐ型基体の場合には高濃度領域
において化成速度が大きく、またｎ型基体においては光
照射を行わないで化成処理を行えばｐ型領域が選択的に
化成されるからである。次いで熱酸化処理を行うが、同
処理は第５図ｅの構造のままで行って多孔質層を酸化し
た後窒化シリコン膜をエツチングにより除去し、再び熱
酸化して溝側面の酸化を行うならば、実質的にキャパシ
タの主部を構成する溝側面の酸化膜と、溝底部の酸化膜
との両者について最適条件を設定することが容易である
。しかしながら窒化シリコン膜を除去した後−回の熱酸
化によって溝側面、底面の酸化を同時に行うことも、キ
ャパシタ設計条件によっては可能であることは勿論であ
る。酸化工程後の断面構造を第５図ｆに示す。

以下すでに述べた如き方法によって溝内部に電極を形成
することができる。

本法により形成されたキャパシタの特性は前例によるも
のと同等である。本法においては陽極化成法によって溝
底部の基体を多孔質化するが、その酸化速度は大であり
、従って溝底の酸化膜厚を大とすることが殊に容易であ
る。また本法の他の特徴は溝底の好ましくない凸起等に
対して特に効果的なことである。溝底の凸部は種々の原
因により溝形成時に溝底に形成される場合がある。その
多くは方向性エツチング条件のｉｆｋ適化、エツチング
の前工程等各工程の厳重な管理等によって除きつるが、
この他基体結晶を原因とするものもあるとみられる等、
その完全な除去は非常に困難である。一方そのような凸
起はキャパシタの電気特性に好ましくない影響例えば絶
縁破壊などを与える場合が多いが、高集積の半導体素子
においては数十五個のキャパシタが用いられるので、そ
の品質管理は殊に重大な問題である。本発明による構造
はそれ自体このような溝底凸起の影響に対して効果を有
するものであり、前述の各実施例に於てもそうであるが
、本実施例はこの魚に関し特に効果的である。多孔質層
は凸起下部にまわり込むように容易に形成され溝底の例
えば−を占めるような大きな凸起であっても影響を除去
することは難しくない。

〔発明の効果〕

本発明によれば絶縁耐圧、漏洩電流など諸特性の良好な
キャパシタを有する極小面積の半導体装置を安定に供給
できるので、単位素子を多数含む高噛積化半導体装置の
製造歩留りを大きく向上できる。本明細書中ではＤＲＡ
Ｍの例をあげたが、半導体装置の種類としてこれに限る
ものでないことも明らかであろう。

【図面の簡単な説明】

第１図、第４図および第５図は、それぞれ本発明の異な
る実施例を示す工程図、第２図および第３図は、それぞ
れ本発明の詳細な説明するための図である。 ■・・・半導体基体、２・・・酸化シリコン膜、３・・
・ホトレジスト膜、４．４’　、４’、４″・・・窒化
シリコン膜、５・・・多結晶シリコン等導電体、６・・
・酸素イオンの実質的に打込まれた領域、７・・・基体
の多孔。 貧化した領域。

Claims (1)

【特許請求の範囲】
1. 】、半導体基板に形成された溝の表面をチッ化シリコン
   膜によって覆う工程と、上記溝の底面上に形成されであ
   る上記チッ化シリコン膜を除去する工程と、上記溝の底
   面を酸化して厚い酸化膜を形成する工程と、上記溝の側
   面上に形成されである上記チツ化シリコン膜を除去した
   後、上記溝の側面に薄い酸化膜を形成する工程を含むこ
   とを特徴とする半導体装置の製造方法。