JPS6024972B2 - 信号転送方式 - Google Patents

Description

【発明の詳細な説明】 本発明は互いにその内部に於ける信号の処理速度を異に
する装置間にて信号を転送する際に送信側装置から連続
的に日頃次送出されるデジタル信号のうち、一部は直接
受信側装置に転送されるが、他の部分は−恒記憶装置を
介して転送されることにより、ビット順序及びビット間
隔を変換し、低速の装置では連続的に低速度で、高速の
装置では間歌的に高速度で信号処理を可能とする方式に
係る。

以下、特に電子計算機の中央処理装置（ＣＰＵと略す）
と、その外部補助記憶装置としての磁気ディスク装置と
の間の信号転送を例にとって詳細に説明する。

尚、磁気ディスク装置と直接に信号の受授を行なうのは
、いわゆる入出力制御装置であるが、本明細書では、Ｃ
ＰＵにその機能も含めて考え、磁気ディスク装置とＣＰ
Ｕが直接信号の受授、転送を行なうものとする。電子計
算機システムの高性能化の条件として、記憶容量の増大
と、処理速度（アクセス速度を含む）の高速化があげら
れる。

これは外部補助記憶装置である磁気ディスク装置にその
まま当てはまるものである。

磁気ディスク装置の記憶容量を増すにはディスク１枚に
於けるトラック数及び１トラック内に於ける情報の線密
度を増さねばならない。

所で、１トラック内に於ける情報報の線密度、即ち単位
長さ当りのビット数を増した場合、磁気ディスク袋瞳と
して記憶容量を増大させるためにはディスクの回転速度
を下げるか、又は書き込み読み出しヘッドに於ける書き
込み読み出し周波数を上げるかしなければならない。

しかし、ディスクの回転速度を下げることは、アクセス
時間の増大となり好ましくない。

従って書き込み出し周波数を上げざるを得ない。

現在この周波数（速度）は、ＣＰＵ内部に於ける処理速
度と同程度まで高速化されている。

所で、ＣＰＵには磁気ディスク装置以外の入出力装置、
例えばカードリーダ、ラインプリンタ、磁気テープ装置
なども接続されているが、これらの装置の処理速度はＣ
ＰＵの処理速度に比べてかなり遅いのが普通である。従
って、ＣＰＵの入出力制御部に於いては、バッファメモ
リを設け、処理速度の遅い入出力装置複数台に対して並
列に、時分割的に信号の受授を行なうようにしている。

このような場合、これらの入出力装置に比較して非常に
速度の速い磁気ディスク装置を同様に接続したとすると
、ＣＰＵの入出力制御部のバッファメモリは磁気ディス
ク装置に占有されてしまい低速度の入出力装置が割り込
めなくなる。

従って高速度装置用のバッファメモリを低速度装置用の
バッファメモリとは別に新たに設けるなどしなければな
らない。

本発明はこのような場合に於いて、ＣＰＵから見た場合
には従来の低速度装置用と同様に、低速度で信号が転送
でき、磁気ディスク装置内部に於いては高速度で磁気デ
ィスクへの信号の書き込み読み出しが可能となり、従っ
て実質的に大記憶容量となるような転送方式を提供する
ものである。

従来このような転送速度の変換を行なう場合には、一群
の信号列を一揖すべて記憶し、後に記憶時とは異なる速
度で読み出すものが一般的でありこのような方式では低
速側の信号を連続させる場合には記憶装置を２台設けて
順次交互に書き込み読み出しをさせねばならないが、本
発明では１台の記憶装置により可能となるものであり、
能率的な速度変換が行なえるものである。以下具体的実
施例について詳細に説明する。今ＣＰＵから４メガピッ
ト／秒の転送速度で送られてくる直列信号を受けて、磁
気ディスク装置内では８メガビット／秒の書き込み速度
でディスクに書き込ませる場合について考える。磁気デ
ィスク装置には１１００ビットの容量のバッファメモリ
が設けられているとし、連続的にＣＰＵから転送されて
くる信号も１１００ビットつつ区切って考えることとし
、それを１ブロックと称することにする。

本発明によれば、ＣＰＵから転送されてくる連続信号の
うち、まず最初の１ブロックをすべて一担バッファメモ
リに記憶し、次のブ。

ックの各ビット間に前記第１のブロックの各ビットを交
互に挿入しながら、書き込みヘッドへ送るようにする。
この時、第２のブロックの各ビットはＣＰＵからの転送
信号をそのまま利用しているところに本発明の特徴があ
る。

以下、図面に従って本発明の実施例を詳細に説明する。

第１図は上述した書き込み動作時に於け説明図である。
図に於て、ＣＰＵは中央処理装置（入出力制御装置を含
む）ＳＷは切替スイッチ、ＢＡＩＥＭはバッファメモリ
、ＤＬＹは遅延回路、ＯＲＧはオアゲート、ＡＭＰは増
中器、ＨＥＡＤは書き込みヘッドである。又第２図はビ
ット順序の変換を説明する図であり、第２図ａはＣＰＵ
から転送されてくる信号の順序であり、第１のブロック
をＡ、第２ブロックをＢとし、各々ＡＩ〜ＡＩｌＯ０、
及びＢＩ〜ＢＩＩＯＯの１１００ビットを含んでいる。

又、同図ｂは変換されてオアゲートＯＲＧより出力され
る信号のビット順序である。

尚、図では各ビットの中（或いはビット間隔）はａ，ｂ
とも同じに描かれているが、実際には同図ａに於けるビ
ット間隔は２５０ナノ秒又、同図ｂに於けるビット間隔
１２５ナノ秒である。

これはＣＰＵからの転送速度が４メガビット／秒、ディ
スクへの書き込み速度が８メガビツト／秒であることか
ら当然である。第１図に於いて、最初スイッチＳＷはバ
ッファメモリＢＭＥＭ側に閉じており、第１ブロックＡ
をすべて記憶する。

このとき記憶速度は勿論４メガビツト／秒である。バッ
ファメモリＢＭ旧Ｍが一杯になると、スイッチＳＷは遅
延回路ＤＬＹ側に閉じ、フロツクＢの先頭ビットＢ−１
はＤＬＹに入力される。と同時にバッファメモリＢＭＥ
Ｍからは記憶しておいたブロックＡの先頭ビットＡＩが
出力される。

ここで遅延回路ＤＬＹの遅延時間を１２５ナノ秒とする
と、オアゲートＯＲＧの出力には先ずビットＡ−１が現
われ、それから１２５ナノ秒後にＤＬＹよりのビットＢ
−１が現われる。

それからさらに１２５ナノ秒後、即ちビットＢ−１がＤ
ＬＹに入力されてから２５０ナノ秒後にはＣＰＵからの
次のビットＢ−２がスイッチＳＷを介してＤＬＹに入力
され、同時に前回と同様にバッファメモリＢＭＥＭより
ビットＡ−２が出力されるので、ビットＡ−２はそのま
まオアゲートＯＲＧの出力に現われ、その１２５ナノ秒
後にＤＬＹよりのビットＢ−２が現われる。

以下同様にして、オアゲートＯＲＧの出力は第２図ｂの
ようにビット順序が変換され、ビット間隔が２５０ナノ
秒に短縮されるのである。

第３のブロック、第４のブロックに対しても全く同様に
変換動作が行なわれる。

このように２つのブロックが１つの変換動作上の単位と
なるが、これは磁気ディスク装置内に於ける上述のよう
な変換動作でのみの問題であり、ＣＰＵから見た場合に
は全く信号の区切りは意識する必要はない。

これはＣＰＵからの信号の一部分（この例では第２のブ
。

ックＢなど偶数番目のブロック）は記憶装置を介するこ
となく直接に（遅延回路ＤＬＹは介するが、これは本発
明にとって本質的に必須な要素ではない）オアゲートＯ
ＲＧに入力しているためであり、これが本発明の最大の
特徴である。所で、このように速度変換された結果、高
速側則ち書き込みヘッドＨＥＡＤに於いては、速度は２
倍になるが、信号が間歌的になつしまうので磁気ディス
ク上の書き込み位置の割当てには工夫を要する。

磁気ディスクの回転は、磁気テープ装置に於けるテープ
走行のようにブロック毎に走行停止をさせるわけにはい
かない。

従ってディスク面に於ける書き込み位直をとびとびにす
る必要がある。

第３図はディスク面に於ける書き込み位置の割当て方法
（データフオーマットと称する）の一例である。ディス
ク面は等間隔に区切られた６４の扇形部分（セクタと称
する）に分割され、同時に同心円状に４本のトラックに
分割されている。

（勿論実際のトラック数は数百本である）。ここで、セ
クタとトラックとによって指定される各領域（小セクタ
と称する）に番号を付することにする。

先ずセクタは２セクタ１組としてＳＯからＳ３１まで３
２に分ける。

又トラック番号は２セクタ１組となった各セクタ内で、
外側よりＴＯ〜Ｔ３及びＴ４〜Ｔ７と付することにする
。尚、６４セクタをすべて描くと非常に複雑となるので
、第３図では一部分のみを描いている。

このようなデータフオーマットを設定しいかつ１つの小
セクタの記憶容量を２２００ビットとすれば非常に能率
的な書き込み読み出しが行なえる。（実際には１つの小
セクタが２２００ビットになるようにセクタの数を定め
る）このようなデータフオーマットに於いて連続的に書
き込みが行なわれる際の小セククの順番は次のようにな
る。

Ｓｍｏ−ＳＩＴＯ−Ｓ２ｒｏ・・・・・・Ｓ３ｍｏ−Ｓ
３１Ｔ０（以上が通常速度の磁気ディスク装置に於ける
１トラックに相当する）。次に第２トラックに移り、Ｓ
ＯＴＩ−ＳＩＴＩ−Ｓ２ｒｌ・・…・Ｓ３０ｒｌ−Ｓ３
１ＴＩと進む。

、同様にし第３及び第４のトラック則ちＳＯＴ２〜Ｓ３
１Ｔ２及びＳ０ｒ３〜Ｓ３１Ｔ３がすべ書き込まれると
、次は第５のトラック則ちＳｍ４〜Ｓ３１Ｔ４に書き込
まれる。（これは通常速度のディスク装置に於いては第
２のディスクの第１トラックに相当する。）以下同様に
してＳの５〜Ｓ３１Ｔ５，ＳＯＴ６〜Ｓ３１Ｔ６そして
ＴＯＴ７〜Ｓ３１Ｔ７まで書き込まれるわけである。

つまり本実施例のように通常の２倍の速度で書き込まれ
ると、１枚のディスクが通常速度のディスク装置に於け
るディスクの２枚分の容量になるわけである。

或いは１枚のディスクに於いてトラック数が２倍になる
といってもよい。

次にこのようにしてビット順序を変換して書き込まれた
信号を読み出す際の動作について述べる。

読み出すときも１小セク夕（２ブロック＝２２００ビッ
ト）を１つの単位として取扱う。先ず８メガビット／秒
で順次読み出されてくる信のうち、奇数番目のビットは
直接出力されるが偶数番目のビットは一担バッファメモ
リに記憶される。そして最後の奇数番目のビット、即ち
２１９９番目のビットがそのまま出力され、続いて最後
の偶数番目のビット即ち２２０折蚤目のビットがバッフ
ァメモリに送られた後に、前記記憶した偶数番目のビッ
トを４メガビツト／秒の速度で出力するのである。第４
図は読み出し動作時の説明図である。

図に於いてＨＥＡＤは読み出しヘッド、ＡＭＰは増中器
、ＳＷは切替スイッチ、ＢＭＥＭはバッファメモリ、Ｏ
ＲＧはオアゲートである。

スイッチＳＷは読み出しヘッドＨＥＡＤか読み出されて
くるビット毎に切替り、奇数番目のビットは直接オアゲ
ートＯＲＯに、又偶数番目のビットはバッファメモリＢ
ＭＥＭに送られる。

それから１２５ナノ・にバッファメモリＢＭＥＭより、
記憶時と同じ順序で２５０ナ／秒毎に（即ち４メガビツ
ト／秒の速度で）偶数番目のビットが謙出されてオアゲ
ートＯＲＧに送られる。

その結果もしもこのとき読み出した小セクタの内容が第
２図ｂのようなものであったとすれば、オアゲ−トＯＲ
Ｇの出力は第２図ａのように復元されて出力されるので
ある。

以上の実施例ではＣＰＵからの転送速度の２倍の速度で
ディスクへの書き込み、読み出しを行なう場合について
考えたが、一般に速度をｎ倍に変換することが可能であ
る。

第５図には書き込み時に速度をｎ倍にする場合について
説明されている。

図に於いてＭ−１〜Ｍ−（ｎ−１）はバッファメモリ、
ＤＬＹ−２〜ＤＬＹ−ｎは遅延回路であり、その他は第
１図と同じである各バッファメモリ記憶容量をｍビット
とすると、その場合に１回の速度変換動作上の単位（前
記の例でいえば２ブロック＝２２００ビット）はｎ×ｍ
ビットである。

動作を説明すればＣＰＵよりある転送速度（Ａビット／
秒とする）で送られてくるｍ×ｎビットの信号のうち、
最初のｍ×（ｎ−１）ビットは一担バッファメモリＭ−
１〜Ｍ−（ｎ−１）に記憶される。

続いて、ｍ×（ｎ−１）十１番目のビットからスイッチ
ＳＷが遅延回路ＤＬＹ−ｎ側に切替わり、同時に各バッ
ファメモリＭ−１〜Ｍ−（ｎ−１）から１ビットづつ読
み出されて夫々対応する遅延回路に送られる。ここでＭ
−１からは１ビット目が、Ｍ−２からはｍ＋１ビット目
が、ｍ−３からは机十１ビット目が、以下同様にＭ−（
ｎ一１）からはｍＸ（ｎ一２）十１ビット目が同時に読
み出される。尚、各遅延回路の遅延時間は、ＤＬＹ−２
では１／ｎＡ秒、ＤＬＹ−３では２／ｎＡ秒、以下同様
にＤＬＹ−ｎではｎ−１／ｎＡ秒である。

この結果、オアゲ‐ト０ＲＧの出力で‘まビット周期が
志秒、即ち速度は止Ａビット／秒となる。又読み出し動
作については第６図に示す。

図に於いてＳＷは切替スイッチ、Ｍ−２〜Ｍ−ｎはバッ
ファメモリであり、他は第４図と同じである。読み出し
ヘッドＨＥＡＤよりＭビット／秒で送られてくる信号の
うち、第１のビットは直接オアゲートＯＲＧに、第２ビ
ットはメモリＭ−２に、以下同様に第ｎのビットはメモ
リＭ−ｎに送られ、第ｎ十１ビットは再びオァゲートに
、第ｎ＋２ビットはＭ−２に、という具合にスイッチＳ
Ｗにより分配される。そしてｍ×ｎビット目がメモリＭ
−ｎに記憶された後１／ｎＡ秒後にメモリＭ−２より１
ビットづつ１／Ａ秒間隔で読み出されてオアゲートＯＲ
Ｇに送られる。Ｍ−２の内容がすべて読み出された後に
は同様にしてＭ−３続いてＭ−４という具合に１／Ａ秒
間隔で読み出せば良い。この結果、オアゲートＯＲＧの
出力ではビット間隔が１／Ａ秒、即ち速度がＡビット／
秒に復元されるのである。

一方ディスク上のデータフオーマットの取り方は前記の
例とほぼ同様である。

セク夕数はｎの整数倍とればよく、１トラック上では（
ｎ−１）セクタおきに小セクタの順番をとればよい。次
に第１図で説明した動作についてより具体的な実施例の
回路図で説明する。

第７図に於いてＣＬはＣＰＵと同期して４ＭＨＺで発振
するクロックパルス発生器、ＳＲはバッファメモリとし
て用いる１１００ビットのシフトレジス夕、ＣＴは１１
０Ｇ隻の力ウンタでＳＲへのクロツクパルスを計数して
１１０の路こなると１発パルスを出力し、計数値を“０
”にクリアする。

ＦＦはフリツプフロツプでカウンタＣＴからパルスがあ
るたびにその出力■，■を反転してゲートＧＩ，Ｇ２を
切替える。

又Ｇ３，Ｇ４はクロツクに従って交互に開閉するゲート
である。又、第８図はタイムチャートである。

図に於ける番号はＣＰＵから送られてくるビットの順序
を示している。最初ＦＦの出力は■が“１”，■が“０
”，又カウンタＣＴの初期値も“０”とする。ＣＰＵか
ら転送されてくる信号のうち、最初の１１００ビットは
シフトレジスタＳＲに、順次左から右へシフトされなが
ら記憶される。尚シフトレジスタＳＲに於ける入力のサ
ンプリングとシフト動作はクロックパルスの立下がりで
行なわれるとする。

１１００ビット目がサンプルされてシフトレジスタＳＲ
の最左端ビットに記憶されたとき、ＳＲの最右端ビット
には一番初め記憶したビット、即ち第１ビットが表われ
る。

又同時にカウンタＣＴが１１０の縫目のクロックパルス
を計数して１発パルスを出すので、ＦＦが反転してゲー
トＧ２が開く。

従ってこのときＧ２の出力には１１００ビット目の後半
分が現われるが、このときＧ３に入るクロツク信号は“
０”なのでＧ３は閉じており、逆にＧ４は開いているの
でＳＲよりのビット１がオアゲートＯＲＧの出力に現わ
れる。以後Ｇ４とＧ３を交互に開閉することにより、Ｏ
ＲＧには２倍の速度に短縮されたビット列が現れるので
ある。

この実施例では第１図に於ける遅延回路ＤＬＹに相当す
るものが無いが、これはシフトレジスタＳＲが１１００
ビットなので、ＣＰＵからの１１００ビット目が記憶さ
れると同時に、最初に記憶されていたＣＰＵからの１ビ
ット目が出力されてしまうため、ゲートＧ２側に遅延を
かける必要がなくなるからである。又ディスクからの読
み出し動作に関する具体例を第９図、第１０図に示す。
図に於いて、ＳＲは１１０１ビットのシフトレジスタ、
ＦＦＩはＳＲへのクロック位相を切替えるためのフリッ
プフロツプ、ＦＦ２はサンプルホールド用のフリツプフ
ロツプ、ＣＴは１１０伍隻カウンタＣＬは読み出し信号
に同期した山ＭＨＺのクロック発生器である。最初ＦＦ
Ｉの出力は■が“１”■が“０”とするので、シフトレ
ジスタＳＲとＦＦ２には互いに逆相のクロックが入り、
その結果アンプＡＭＰより出力される信号は１つ置きに
交互にＳＲとＦＦ２に於いてサンプルされる。従ってＦ
Ｆ２の出力には１ビット目〜１１００ビット目が２５０
ナノ秒間隔で現われる。又ＳＲでのサンプルが１１０Ｍ
国行なわれるとカウンタが１発パルスを出し、ＦＦＩが
反転するので、ＳＲへのクロックパルスは逆相になる。
このときＳＲの出力に１２５ナノ秒分の遅延をもたせる
ためにＳＲは１１０１ビットにしてある。以上の実施例
ではバッファメモリとしてシフトレジスタを用いたが、
一般にメモリ機能、又は遅延機能のある回路であれば実
施可能である。又、書き込み用回路と読み出し用回路で
はその殆んどの要素を共用することができるが、２つの
回路を別々に設ければＣＰＵから見たとき、書き込みと
読み出しを同時に１つのへッド‘こて行なうことが可能
となる。以上詳述したように、本発明では速度変換を行
なう際に、低速側からの（又は低速側への）信号のうち
、一部分は直接高速側へ、（又は高速側より）出力し、
他の部分は一坦バッファメモリに記憶してから適当なタ
イミングで高速側へ（又は低速側へ）出力することによ
り、１台のバッファメモリにより、低速側から見た場合
には連続的に速度変換ができる信号転送方式を提供する
ものである。

【図面の簡単な説明】

第１図は本発明の１実施例に於ける書き込み時説明図、
第２図は信号のビット順序説明図、第３図はディスク上
のデータフオーマット説明図、第４図は読み出し時説明
図、第５図、第６図は速度変換比をｎとしたときの一般
的構成図、第７図は書き込み回路の具体例、第８図はそ
のタイムチャート、第９図は読み出し回路の具体例、第
１０図はそのタイムチャートである。 第１図及び第４図に於いて、ＣＰＵは入出力制御部を含
む中央処理装置、ＢＭＥＭはバッファメモリ、ＯＲＧは
オアゲート、ＡＭＰは増中器、ＨＥＡＤは書き込み、読
み出し兼用のヘッドである。 又、第７図及び第９図に於いて、ＳＲはシフトレジスタ
、ＦＦ，ＦＦ１，ＦＦ２はフリツプフロップ、ＣＴは１
１００進のカウンタ、ＣＬは４ＭＨ２のクロック発生器
、ＩＶは否定回路である。多′図多２図 多３図 多４図 孫ら図 象タ図 多７図 多８図 劣？図 多′０図

Claims (1)

【特許請求の範囲】
1. １ 内部処理速度の異なる２つの装置間にてデジタル信
   号を転送する方式において、高速側装置から順次送られ
   て来るデジタル信号のビツト列のうち、先頭ビツトから
   （ｎ−１）ビツトおきの各ビツトのみを直接低速側装置
   へ転送し（ｎは２以上の整数）、その他のビツトは一旦
   記憶装置に貯え、上記高速側装置からの送出が終了した
   後に上記貯えたビツト列を上記高速側装置の送出速度の
   ｎ分の一の速度で順次読出して低速側装置へ転送するこ
   とにより、転送速度をｎ分の一にすることを特徴とする
   信号転送方式。