JPS63123236A - 多元多重化回路 - Google Patents
多元多重化回路Info
- Publication number
- JPS63123236A JPS63123236A JP26926786A JP26926786A JPS63123236A JP S63123236 A JPS63123236 A JP S63123236A JP 26926786 A JP26926786 A JP 26926786A JP 26926786 A JP26926786 A JP 26926786A JP S63123236 A JPS63123236 A JP S63123236A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- signal
- data
- read
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 claims abstract description 16
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はディジタル通信の分野でフレームを組んだ信号
の多重化を行う伝送端局装置等に係り、特に複数の信号
においてデータとして使用されている区間のみをフレー
ム内の任意の位相で多重化する多元多重化回路に関する
。
の多重化を行う伝送端局装置等に係り、特に複数の信号
においてデータとして使用されている区間のみをフレー
ム内の任意の位相で多重化する多元多重化回路に関する
。
［従来の技術］
従来、この種の多重化回路において、フレーム内のデー
タの位相変換は、専用の時間スイッチＬＳＩが用いられ
ていた。
タの位相変換は、専用の時間スイッチＬＳＩが用いられ
ていた。
［解決すべき問題点］
上述した従来の多重化回路はフレーム内でのデータの位
相変換は、専用の時間スイッチＬＳＩが用いられていた
が時間スイッチＬＳＩは高値であり、容量が限られてい
る上にデータの長さにかかわらずｌフレーム中のビット
数と同一のアドレスを必要とする。また書き込みと読み
出しのクロックが同一であるためビットレートの異なる
信号の多重には向いていない。
相変換は、専用の時間スイッチＬＳＩが用いられていた
が時間スイッチＬＳＩは高値であり、容量が限られてい
る上にデータの長さにかかわらずｌフレーム中のビット
数と同一のアドレスを必要とする。また書き込みと読み
出しのクロックが同一であるためビットレートの異なる
信号の多重には向いていない。
［問題点の解決手段］
この発明は、上記事情に鑑みてなされたものでＪフレー
ム位相が揃った複数の信号を任意の位相で多重化する多
元多重化回路において、前記複数の信号に対応して設け
られた複数の記憶手段と、前記信号を、対応する前記記
憶手段に書き込む書き込み手段と、前記記憶手段に記憶
されている前記信号を読み出す読み出し手段と、前記記
憶手段から読み出された前記信号を選択出力する選択手
段とを具備することを特徴とする。
ム位相が揃った複数の信号を任意の位相で多重化する多
元多重化回路において、前記複数の信号に対応して設け
られた複数の記憶手段と、前記信号を、対応する前記記
憶手段に書き込む書き込み手段と、前記記憶手段に記憶
されている前記信号を読み出す読み出し手段と、前記記
憶手段から読み出された前記信号を選択出力する選択手
段とを具備することを特徴とする。
［実施例］
以下、図面を参照してこの発明の一実施例について説明
する。
する。
第１図はこの発明の一実施例による多元多重化回路の構
成を示すブロック図である。
成を示すブロック図である。
この図において、１４は制御回路であり、多元多重化回
路を制御する。又、１，２．３は各々被多重信号１０１
，１０２，１０３の人・万端、４゜５．６は各々前記被
多重信号１０１，１０２゜１０３に対応して設けられた
書き込みクロック１０４．１０５，１０６の入力端であ
る。
路を制御する。又、１，２．３は各々被多重信号１０１
，１０２，１０３の人・万端、４゜５．６は各々前記被
多重信号１０１，１０２゜１０３に対応して設けられた
書き込みクロック１０４．１０５，１０６の入力端であ
る。
又、７，８．９は各々前記被多重信号１０１゜１０２．
１０３に対応して設けられたエラスティックストアであ
る。これらエラスティックストア７．８．９には各々対
応する被多重信号１０１．１０２，１０３及び書き込み
クロック１０４．１０５，１０６が入力されるようにな
っており、制御回路１４の制御によって対応する被多重
信号１０１，１０２，１０３が書き込まれてる。
１０３に対応して設けられたエラスティックストアであ
る。これらエラスティックストア７．８．９には各々対
応する被多重信号１０１．１０２，１０３及び書き込み
クロック１０４．１０５，１０６が入力されるようにな
っており、制御回路１４の制御によって対応する被多重
信号１０１，１０２，１０３が書き込まれてる。
一方、１２は読み出しクロック１１１の入力端であり、
この入力端１２に入力された読み出しクロック１１１は
各エラスティックストア７．８゜９へ供給される。この
場合、制御回路１４の制御によって、各エラスティック
ストア７．８．９から被多重信号１０７，１０８，１０
９が読み出され、セレクタ１０へ供給される。セレクタ
１０は制御回路１４の制御により被多重信号１０７゜１
０８．１０９を選択し、多重信号１１０として多重信号
出力端１１へ供給する。
この入力端１２に入力された読み出しクロック１１１は
各エラスティックストア７．８゜９へ供給される。この
場合、制御回路１４の制御によって、各エラスティック
ストア７．８．９から被多重信号１０７，１０８，１０
９が読み出され、セレクタ１０へ供給される。セレクタ
１０は制御回路１４の制御により被多重信号１０７゜１
０８．１０９を選択し、多重信号１１０として多重信号
出力端１１へ供給する。
以上の構成を有する多元多重化回路の動作を第２図を参
照して説明する。被多重信号の入力端１から被多重信号
１０１（ｘｂｉｔ）が第１のエラスティックストア７に
入力される。第２．第３のエラスティックストア８，９
には被多重信号の入力端子２，３からの被多重信号１０
２（ｙｂｉｔ）、１０３ （ｚｂｉｔ）が入力される。
照して説明する。被多重信号の入力端１から被多重信号
１０１（ｘｂｉｔ）が第１のエラスティックストア７に
入力される。第２．第３のエラスティックストア８，９
には被多重信号の入力端子２，３からの被多重信号１０
２（ｙｂｉｔ）、１０３ （ｚｂｉｔ）が入力される。
入力端子１３から各信号のそれぞれのデータの先頭情報
、データ長情報１１２が制御回路１４に入力される。各
情報信号１１２にもとづいて、制御回路１４から第１〜
３のエラスティックストア７〜９ヘデータ書き込みタイ
ミング１１３ａ。
、データ長情報１１２が制御回路１４に入力される。各
情報信号１１２にもとづいて、制御回路１４から第１〜
３のエラスティックストア７〜９ヘデータ書き込みタイ
ミング１１３ａ。
１１４ａ、１１５ａ、データ読み出しタイミング１１３
ｂ、１１４ｂ、１１５ｂ、データ書き込み禁止情報（負
論理）１，１３ｃ、１１４ｃ。
ｂ、１１４ｂ、１１５ｂ、データ書き込み禁止情報（負
論理）１，１３ｃ、１１４ｃ。
１１５ｃ、データ読み出し禁止情報（負論理）１１３ｄ
、１１４ｄ、１１５ｄの各情報信号１１３〜１１５が出
力され（第２図参照）、又、セレクタ１０ヘセレクト制
御信号が出力される。
、１１４ｄ、１１５ｄの各情報信号１１３〜１１５が出
力され（第２図参照）、又、セレクタ１０ヘセレクト制
御信号が出力される。
この結果、第１〜第３のエラスティックストア７〜９で
は制御回路１４からの書き込みタイミング情報信号、書
き込み禁止情報信号１１３〜１１５によって各入力信号
１０１〜１０３のデータとして使用されている区間のみ
の信号が第１〜第３のエラスティックストア７〜−９に
書き込まれる０次に制御回路１４からの読み出しタイミ
ング情報信号、読み出し禁止情報信号１１３〜１１５に
もとづいて第１〜第３の各エラスティックストア７〜９
に書き込まれたデータが読み出され、出力信号１０７〜
１０９としてセレクタ１０に入力される。セレクタ１０
では制御回路１４からのセレクト制御信号によって第１
〜第３のエラスティックストア７〜９の出力信号１０７
〜１０９が選択され、出力信号１１０として多重信号出
力端子へ出力される。このように、入力端子４〜６から
書き込みクロック１０４〜１０６が、又、入力端子１２
から読み出しクロック１１１が、各エラスティックスト
ア７〜９に入力されても、各クロック１０４〜１０６．
１１１を変化させることによって異なったビットレート
の被多重信号１０１−１０３を所望の周波数の信号に多
重することができる。
は制御回路１４からの書き込みタイミング情報信号、書
き込み禁止情報信号１１３〜１１５によって各入力信号
１０１〜１０３のデータとして使用されている区間のみ
の信号が第１〜第３のエラスティックストア７〜−９に
書き込まれる０次に制御回路１４からの読み出しタイミ
ング情報信号、読み出し禁止情報信号１１３〜１１５に
もとづいて第１〜第３の各エラスティックストア７〜９
に書き込まれたデータが読み出され、出力信号１０７〜
１０９としてセレクタ１０に入力される。セレクタ１０
では制御回路１４からのセレクト制御信号によって第１
〜第３のエラスティックストア７〜９の出力信号１０７
〜１０９が選択され、出力信号１１０として多重信号出
力端子へ出力される。このように、入力端子４〜６から
書き込みクロック１０４〜１０６が、又、入力端子１２
から読み出しクロック１１１が、各エラスティックスト
ア７〜９に入力されても、各クロック１０４〜１０６．
１１１を変化させることによって異なったビットレート
の被多重信号１０１−１０３を所望の周波数の信号に多
重することができる。
［発明の効果］
以上説明したように、この発明によれば、フレーム位相
が揃った複数の信号を任意の位相で多重化する多元多重
化回路において、前記複数の信号に対応して設けられた
複数の記憶手段と、前記信号を、対応する前記記憶手段
に書き込む書き込み手段と、前記記憶手段に記憶されて
いる前記信号を読み出す読み出し手段と、前記記憶手段
から読み出された前記信号を選択出力する選択手段とを
具備したので、フレーム位相の揃った複数の信号におい
てデータとして使用されている区間のみをフレーム内の
任意の位相で多重化することができる。また被多重信号
のビットレートが異なっていても任意の周波数の多重化
信号に多重することができる。
が揃った複数の信号を任意の位相で多重化する多元多重
化回路において、前記複数の信号に対応して設けられた
複数の記憶手段と、前記信号を、対応する前記記憶手段
に書き込む書き込み手段と、前記記憶手段に記憶されて
いる前記信号を読み出す読み出し手段と、前記記憶手段
から読み出された前記信号を選択出力する選択手段とを
具備したので、フレーム位相の揃った複数の信号におい
てデータとして使用されている区間のみをフレーム内の
任意の位相で多重化することができる。また被多重信号
のビットレートが異なっていても任意の周波数の多重化
信号に多重することができる。
第１図はこの発明の一実施例による多元多重化回路の構
成を示すブロック図、第２図は同多元多重化回路の動作
を説明するためのタイミングチャートである。 １〜３：入力端子 ４〜６二人力端子 ７〜９：第１〜第３のエラスティックストアｌＯ：セレ
クタ １１：多重信号出力端子 １２：入力端子 １３：入力端子 １４：制御回路 １０１〜１０３：被多重信号 １０４〜１０６：書き込みクロック １０７〜１０９：被多重信号 １１０：多重信号 １１１：読み出し手段 １１２：データの先頭情報、データ長情報１１３ａ、１
１４ａ、１１５ａ： 書き込みタイミング １１３ｂ、１１４ｂ、１１５ｂ： 書き込み禁止情報 １１３ｃ、１１４ｃ、１１５ｃ： 読み出しタイミング １１３ｄ、１１４ｄ、１１５ｄ： 読み出し禁止情報
成を示すブロック図、第２図は同多元多重化回路の動作
を説明するためのタイミングチャートである。 １〜３：入力端子 ４〜６二人力端子 ７〜９：第１〜第３のエラスティックストアｌＯ：セレ
クタ １１：多重信号出力端子 １２：入力端子 １３：入力端子 １４：制御回路 １０１〜１０３：被多重信号 １０４〜１０６：書き込みクロック １０７〜１０９：被多重信号 １１０：多重信号 １１１：読み出し手段 １１２：データの先頭情報、データ長情報１１３ａ、１
１４ａ、１１５ａ： 書き込みタイミング １１３ｂ、１１４ｂ、１１５ｂ： 書き込み禁止情報 １１３ｃ、１１４ｃ、１１５ｃ： 読み出しタイミング １１３ｄ、１１４ｄ、１１５ｄ： 読み出し禁止情報
Claims (1)
- フレーム位相が揃った複数の信号を任意の位相で多重化
する多元多重化回路において、前記複数の信号に対応し
て設けられた複数の記憶手段と、前記信号を、対応する
前記記憶手段に書き込む書き込み手段と、前記記憶手段
に記憶されている前記信号を読み出す読み出し手段と、
前記記憶手段から読み出された前記信号を選択出力する
選択手段とを具備することを特徴とする多元多重化回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26926786A JPS63123236A (ja) | 1986-11-12 | 1986-11-12 | 多元多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26926786A JPS63123236A (ja) | 1986-11-12 | 1986-11-12 | 多元多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123236A true JPS63123236A (ja) | 1988-05-27 |
Family
ID=17469973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26926786A Pending JPS63123236A (ja) | 1986-11-12 | 1986-11-12 | 多元多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123236A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110362A (en) * | 1980-02-05 | 1981-09-01 | Fujitsu Ltd | Circuit conversion system |
-
1986
- 1986-11-12 JP JP26926786A patent/JPS63123236A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110362A (en) * | 1980-02-05 | 1981-09-01 | Fujitsu Ltd | Circuit conversion system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4903240A (en) | Readout circuit and method for multiphase memory array | |
| EP0334357B1 (en) | Pulse insertion circuit | |
| US4755971A (en) | Buffer memory for an input line of a digital interface | |
| JPS63123236A (ja) | 多元多重化回路 | |
| JP3103298B2 (ja) | Ａｔｍスイッチのアドレス生成回路 | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JPWO2008099472A1 (ja) | データスイッチ方法及び回路 | |
| JP2623519B2 (ja) | 時間スイツチ回路 | |
| JP2548709B2 (ja) | 多重フレ−ムアライナ | |
| JPH01176197A (ja) | 時分割多元交換方式 | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| JPS63215197A (ja) | 時間スイツチ回路 | |
| JP2553302B2 (ja) | タイムスロット入替装置 | |
| JPH02137431A (ja) | データ多重方式 | |
| JP2508861B2 (ja) | ワ―ド多重時間スイッチ | |
| JPH0787438B2 (ja) | 受信メモリ回路 | |
| JPH02113642A (ja) | 多重分離装置 | |
| JPH0417597B2 (ja) | ||
| JPH0667769A (ja) | シングルチップマイクロコンピュータ | |
| JPS5814640A (ja) | デ−タ交換機における信号受信方式 | |
| JPH03206798A (ja) | データ列変換方式 | |
| JPH0832588A (ja) | 多重化回路 | |
| JPH03258046A (ja) | Ａｉｓ送出回路 | |
| JPH0145784B2 (ja) | ||
| JPH02114323A (ja) | 速度変換機能付き記憶装置 |