JPS6024973B2 - バイナリ−による角度変換回路 - Google Patents
バイナリ−による角度変換回路Info
- Publication number
- JPS6024973B2 JPS6024973B2 JP4039578A JP4039578A JPS6024973B2 JP S6024973 B2 JPS6024973 B2 JP S6024973B2 JP 4039578 A JP4039578 A JP 4039578A JP 4039578 A JP4039578 A JP 4039578A JP S6024973 B2 JPS6024973 B2 JP S6024973B2
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- JP
- Japan
- Prior art keywords
- circuit
- register
- signal
- binary
- multiplier
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は、動揺計算盤における入力角度信号をＩＧ隼表
示する場合のバィナリーによる角度変換回路に関するも
のである。
示する場合のバィナリーによる角度変換回路に関するも
のである。
従来、動揺計算盤における入力の角度信号はシンクロ信
号で処理されていたためギャトレィンによりダイヤル表
示されていた。
号で処理されていたためギャトレィンによりダイヤル表
示されていた。
これをディジタル化表示するにともないシンクローディ
ジタル変換器により入力された角度信号（シンクロ信号
）をディジタル信号のバィナリ−に変換して演算を行な
うことがなされるが、本発明はこのようにバイナリ−に
変換された値を７セグメント字表示器により１Ｇ隻表示
するための角度変換回路に関するものである。従釆のバ
ィナリ一角度変換回路における乗算方法は、加算と桁移
動の繰り返えしで行なっている。
ジタル変換器により入力された角度信号（シンクロ信号
）をディジタル信号のバィナリ−に変換して演算を行な
うことがなされるが、本発明はこのようにバイナリ−に
変換された値を７セグメント字表示器により１Ｇ隻表示
するための角度変換回路に関するものである。従釆のバ
ィナリ一角度変換回路における乗算方法は、加算と桁移
動の繰り返えしで行なっている。
第１図はその具体的な例を示したもので、図中、１は積
の高い方の桁のレジスタ、２は乗数のレジスタ、３は被
乗数のレジス夕、４は積の低い方の桁のレジス夕、５は
加算器、６はＡＮＤ回路、７および８はＯＲ回路、９は
しジスタ１〜４に制御信号ａ並びにシフトパルスｂを送
出し、それらを制御するための制御回路である。第１図
の回路によると、まずＢレジスタ２に乗数、Ｃレジスタ
３には被乗数が入力される。
の高い方の桁のレジスタ、２は乗数のレジスタ、３は被
乗数のレジス夕、４は積の低い方の桁のレジス夕、５は
加算器、６はＡＮＤ回路、７および８はＯＲ回路、９は
しジスタ１〜４に制御信号ａ並びにシフトパルスｂを送
出し、それらを制御するための制御回路である。第１図
の回路によると、まずＢレジスタ２に乗数、Ｃレジスタ
３には被乗数が入力される。
最初の加算で被乗数はＡレジスタ１の中の値（最初は零
）に加えられる。そして、その和は再びＡレジスタ１に
入られる。そこですべてのレジスタを右に桁移動する。
Ａレジスタ１，Ｂレジスタ２およびＣレジスタ４は１桁
右へ桁移動するが、Ｃレジスタ３は循環桁移動して被乗
数がそのまま残るようにする。Ａレジスタ１とＤレジス
タ４を桁移動することにつてデータは１桁移動し、次の
和は１桁高いところに加えられる。さらにＢレジスタ２
を桁移動することにより、次の乗数ビットが次の加算時
に被乗数を加えるか、加えないかを決定するのに使われ
る。この手順を１つのレジスタのビット数だけ繰り返す
。すなわち、これらの動作を行うための制御は全て制御
回路９で行なうが、その制御はむずかしく、かつ回路構
成も複雑となり、それがバィナリー変換回路全体を複雑
なものとし、コスト高としていた。本発明の目的は、前
記した従来技術の欠点をなくし、バィナリー角度変換回
路を簡単化することにある。
）に加えられる。そして、その和は再びＡレジスタ１に
入られる。そこですべてのレジスタを右に桁移動する。
Ａレジスタ１，Ｂレジスタ２およびＣレジスタ４は１桁
右へ桁移動するが、Ｃレジスタ３は循環桁移動して被乗
数がそのまま残るようにする。Ａレジスタ１とＤレジス
タ４を桁移動することにつてデータは１桁移動し、次の
和は１桁高いところに加えられる。さらにＢレジスタ２
を桁移動することにより、次の乗数ビットが次の加算時
に被乗数を加えるか、加えないかを決定するのに使われ
る。この手順を１つのレジスタのビット数だけ繰り返す
。すなわち、これらの動作を行うための制御は全て制御
回路９で行なうが、その制御はむずかしく、かつ回路構
成も複雑となり、それがバィナリー変換回路全体を複雑
なものとし、コスト高としていた。本発明の目的は、前
記した従来技術の欠点をなくし、バィナリー角度変換回
路を簡単化することにある。
そこで本発明は、バィナリー角度変換回路に集積回路の
乗算器を用いることにより回路構成部品点数の低減化を
図り、かつ、コスト低減、装置の小形化を図ったもので
ある。
乗算器を用いることにより回路構成部品点数の低減化を
図り、かつ、コスト低減、装置の小形化を図ったもので
ある。
以下、その具体的な実施例を示し本発明を詳述する。以
下本発明を図に示す実施例に従って詳細に説明する。
下本発明を図に示す実施例に従って詳細に説明する。
第２図は本発明によるバィナリーによる角度変換回路の
一実施例を示したもので、また、第３図は実施例のタイ
ムチャートを示したものである。第２図の回路構成を下
記に説明する。
一実施例を示したもので、また、第３図は実施例のタイ
ムチャートを示したものである。第２図の回路構成を下
記に説明する。
第２図において１川ま乗数（角度信号）が並列入力され
るシフトレジスタ、１ １は被定数（３６０度）が並列
入力される乗算器で、シフトレジスタ１０は外部からの
入力セット信号Ｓによりディジタル量で表わされている
角度信号をセットし、また、乗算器１１はバィナリーで
表わされている定数をその乗算器内のレジスタにセット
するためのものであり、集積回路構成してある。１８は
入力セット信号Ｓによりセットされるフリツプフロツプ
で、その出力はＡＮＤ回路１７に入力され、クロック発
生回路１ ５より出力されたクロックをＡＮＤ回路１７
によって制御させるための保持機能を有する。
るシフトレジスタ、１ １は被定数（３６０度）が並列
入力される乗算器で、シフトレジスタ１０は外部からの
入力セット信号Ｓによりディジタル量で表わされている
角度信号をセットし、また、乗算器１１はバィナリーで
表わされている定数をその乗算器内のレジスタにセット
するためのものであり、集積回路構成してある。１８は
入力セット信号Ｓによりセットされるフリツプフロツプ
で、その出力はＡＮＤ回路１７に入力され、クロック発
生回路１ ５より出力されたクロックをＡＮＤ回路１７
によって制御させるための保持機能を有する。
１６はＡＮＤ回路１７よりのクロツクにより駆動される
カウンター、また、ＡＮＤ回路１７のクロツクはシフト
レジスタ１０、乗算器１１のクロツク入力端子おおよび
遅延回路１９に入力してある。
カウンター、また、ＡＮＤ回路１７のクロツクはシフト
レジスタ１０、乗算器１１のクロツク入力端子おおよび
遅延回路１９に入力してある。
１２は乗算器１１の出力信号を入力とするシフトレジス
タ、１３はシフトレジスタ１２に並列接続されたレジス
夕、１４はさらにそのレジスタ１３に並列接続されたバ
ィナリーＢＣＤ変換回路で、出力データをＩＧ隼数表示
する数字表示器である。
タ、１３はシフトレジスタ１２に並列接続されたレジス
夕、１４はさらにそのレジスタ１３に並列接続されたバ
ィナリーＢＣＤ変換回路で、出力データをＩＧ隼数表示
する数字表示器である。
なお、シフトレジスタ１２のクロツク端子には遅延回路
１９を介したＡＮＤ回路１７の出力信号が入力され、ま
たレジスタ１３のセット端子にはカウンター１６の出力
信号が遅延回路２０、シングルショットパルス発生回路
２１を介し入力してある。第２図の回路において、いま
、外部からセット信号Ｓが入力されるとフリップフロッ
ブ１８をセットするとともに、そのセット信号はシフト
レジスタ１０および乗算器１１に入力される。
１９を介したＡＮＤ回路１７の出力信号が入力され、ま
たレジスタ１３のセット端子にはカウンター１６の出力
信号が遅延回路２０、シングルショットパルス発生回路
２１を介し入力してある。第２図の回路において、いま
、外部からセット信号Ｓが入力されるとフリップフロッ
ブ１８をセットするとともに、そのセット信号はシフト
レジスタ１０および乗算器１１に入力される。
シフトレジスタ１０ではディジタル量で表わされている
角度信号（乗算するための素数）をセット信号によりセ
ットする。また、乗算器１１ではバィナリーで表わされ
ている定数（乗算するための被乗数）をセット信号によ
り乗算器内のレジスタにセットさせる。フリップフロッ
プ１８はクロツク発生回路１５により出力されたクロツ
クをＡＮＤ回路１７によって制御させるための保持機能
である。そして、ＡＮＤ回路１ ７から出力されたクロ
ックは、カウンター１６を動作させるとともに、シフト
レジスタ１０、乗算器１１のクロック入力および遅延回
路１９へ送出する。すなわち第３図に示すタイムチャー
トのＡＮＤＩとなる。カウンター１６に入力されたクロ
ツクはそのカウンター１６内でクロック数を３鷲強力ウ
ントしたのち、遅延回路２０を介してシングル・ショッ
トパルス回路２１に送出される。シングル・ショットパ
ルス回路２１でパルス化された信号はしジスタ１３に送
出されるとともに、フリツプフロップ１８をリセットす
る。フリップフロツプ１８がリセットされると、ＡＮＤ
回路１７はオフ状態となり、そのＡＮＤ回路１ ７から
出力されるクロック数は３３発出力されることになる。
すなわち、第３図に示すタイムチャートのＡＮＤ１、Ｆ
，Ｆとなる。シフトレジスター０の乗数および乗算器１
１の被乗数は、上記セット信号によりすでにセットされ
た状態であるため、３突発のクロック信号によりシフト
レジスター０の「０」から「１５」の順番のとうりに順
次乗算器１１へ出力する。その乗算器１１では入力され
た乗数と自己保持してある被乗数を３鷲発のクロック信
号により下位ビットから上位ビットの順番に乗算をおこ
なう。その結果を下位ビットから１ビットずつ出力し、
シフトレジスタ１２にセットする。すなわち、第３図に
示すタイムチャートのＲＥＧ１，ＲＥＧ２，ＭＵＬＴと
なる。シフトレジスタ１２に入力されるクロツク信号は
シフトレジスタ１０および乗算器１１に入力されるクロ
ック信号に比べて遅延回路１９で遅延されている時間だ
け遅れている。
角度信号（乗算するための素数）をセット信号によりセ
ットする。また、乗算器１１ではバィナリーで表わされ
ている定数（乗算するための被乗数）をセット信号によ
り乗算器内のレジスタにセットさせる。フリップフロッ
プ１８はクロツク発生回路１５により出力されたクロツ
クをＡＮＤ回路１７によって制御させるための保持機能
である。そして、ＡＮＤ回路１ ７から出力されたクロ
ックは、カウンター１６を動作させるとともに、シフト
レジスタ１０、乗算器１１のクロック入力および遅延回
路１９へ送出する。すなわち第３図に示すタイムチャー
トのＡＮＤＩとなる。カウンター１６に入力されたクロ
ツクはそのカウンター１６内でクロック数を３鷲強力ウ
ントしたのち、遅延回路２０を介してシングル・ショッ
トパルス回路２１に送出される。シングル・ショットパ
ルス回路２１でパルス化された信号はしジスタ１３に送
出されるとともに、フリツプフロップ１８をリセットす
る。フリップフロツプ１８がリセットされると、ＡＮＤ
回路１７はオフ状態となり、そのＡＮＤ回路１ ７から
出力されるクロック数は３３発出力されることになる。
すなわち、第３図に示すタイムチャートのＡＮＤ１、Ｆ
，Ｆとなる。シフトレジスター０の乗数および乗算器１
１の被乗数は、上記セット信号によりすでにセットされ
た状態であるため、３突発のクロック信号によりシフト
レジスター０の「０」から「１５」の順番のとうりに順
次乗算器１１へ出力する。その乗算器１１では入力され
た乗数と自己保持してある被乗数を３鷲発のクロック信
号により下位ビットから上位ビットの順番に乗算をおこ
なう。その結果を下位ビットから１ビットずつ出力し、
シフトレジスタ１２にセットする。すなわち、第３図に
示すタイムチャートのＲＥＧ１，ＲＥＧ２，ＭＵＬＴと
なる。シフトレジスタ１２に入力されるクロツク信号は
シフトレジスタ１０および乗算器１１に入力されるクロ
ック信号に比べて遅延回路１９で遅延されている時間だ
け遅れている。
これは乗算器１１の乗算時間を考慮したものであり、乗
算結果が確実に設定されてからシフトレジスタ１２にセ
ットされるようにしてある。クロック信号が３鷲発出力
され、シフトレジスター２に乗算結果がセット終了する
とき、すなわち遅延回路２０を介してシングル・ショッ
トパルス発生回路２１からパルスが出力されれる。
算結果が確実に設定されてからシフトレジスタ１２にセ
ットされるようにしてある。クロック信号が３鷲発出力
され、シフトレジスター２に乗算結果がセット終了する
とき、すなわち遅延回路２０を介してシングル・ショッ
トパルス発生回路２１からパルスが出力されれる。
いわゆる第３図に示すタイムチャートのＳ．ＳＩの如く
となる。このパルスにより、シフトレジスタのデータ内
容がレジスタ１３にセットこれ、保持状態となる。いわ
ゆる第３図に示すタイムチャートのＲＥＧ３の如くとな
る。一方、レジスター３で保持されている内容はバィナ
リーで表わされた角度信号であり、バィナリー・ＢＣＤ
変換回路１ ４により１６隻コードに変換される。
となる。このパルスにより、シフトレジスタのデータ内
容がレジスタ１３にセットこれ、保持状態となる。いわ
ゆる第３図に示すタイムチャートのＲＥＧ３の如くとな
る。一方、レジスター３で保持されている内容はバィナ
リーで表わされた角度信号であり、バィナリー・ＢＣＤ
変換回路１ ４により１６隻コードに変換される。
バィナリー・ＢＣＤ変換回路１４の出力を７セグメント
の数字表示器に接続すると、その表示器にて１０進表示
され一目にて読み取ることができる。
の数字表示器に接続すると、その表示器にて１０進表示
され一目にて読み取ることができる。
なお、第１表は前述第２図の回路方式の原理にもとずし
、ての乗算の計算例を示したもので、同表からも本発明
がよく理解できる。
、ての乗算の計算例を示したもので、同表からも本発明
がよく理解できる。
第１表
以上述べたように本発明によれば、演算結果を従来のよ
うにダイヤルから判読することなく、直接に数字表示器
にて１Ｇ隼数として読み取ることができ、また、部品点
数が少なくなるために、装置のコンパクト化、信頼性の
向上、およびコストの低下が得られれる。
うにダイヤルから判読することなく、直接に数字表示器
にて１Ｇ隼数として読み取ることができ、また、部品点
数が少なくなるために、装置のコンパクト化、信頼性の
向上、およびコストの低下が得られれる。
第１図は従来使用されている乗算をするための乗算回路
図、第２図は本発明の一実施例を示し、動揺計算盤にお
ける入力角度信号を処理計算するためのバィナリーによ
る角度変換回路図、第３図は第２図のタイムチャート、
である。 １０，１２・・…・シフトレジスタ、１１・・・・・・
乗算器、１３……レジスタ、１４……バイナリー、ＢＣ
Ｄ変換器、１５・・・・・・クロク発生器、１ ６・・
・・・・ップフロップ、１９，２０・・・・・・遅延回
路、２１・・・・・・シングル・ショットパルス発生回
路。 鱗１図第２図 豹３図
図、第２図は本発明の一実施例を示し、動揺計算盤にお
ける入力角度信号を処理計算するためのバィナリーによ
る角度変換回路図、第３図は第２図のタイムチャート、
である。 １０，１２・・…・シフトレジスタ、１１・・・・・・
乗算器、１３……レジスタ、１４……バイナリー、ＢＣ
Ｄ変換器、１５・・・・・・クロク発生器、１ ６・・
・・・・ップフロップ、１９，２０・・・・・・遅延回
路、２１・・・・・・シングル・ショットパルス発生回
路。 鱗１図第２図 豹３図
Claims (1)
- １ 動揺計算盤における入力角度信号をデイジタル信号
のバイナリーに変換し、該バイナリーに変換された値を
１０進表示するための角度変換回路であつて、外部から
のセツト信号によりセツトされるフリツプフロツプと、
該セツト信号によりデイジタル量で表わされている角度
信号（乗算するための乗数）をセツトするシフトレジス
タ並びにバイナリーで表わされている定数（乗算するた
めの被乗数）を内蔵されたレジスタにセツトする集積回
路構成の乗算器と、前記フリツプフロツプ出力とクロツ
ク発生回路出力との論理積をとり、その出力を前記シフ
トレジスタ、乗算器のクロツク入力とする論理積回路と
、該論理積回路からのクロツク信号を遅延回路を介して
入力するシフトレジスタと、該シフトレジスタのデータ
内容をセツトするレジスタ並びに、前記論理積回路から
のクロツク信号を所定数カウントした後出力するカウン
ターと、該カウンター出力を遅延パルス化し、前記フリ
ツプフロツプをリセツトすると共に、レジスタのセツト
命令をする遅延回路、シングルシヨツトパルス発生回路
と、前記レジスタで保持されているバイナリー化の角度
信号をコード変換し、数字表示器に出力するバイナリー
・ＢＣＤ変換回路とから成ることを特徴とするバイナリ
ーによる角度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039578A JPS6024973B2 (ja) | 1978-04-07 | 1978-04-07 | バイナリ−による角度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039578A JPS6024973B2 (ja) | 1978-04-07 | 1978-04-07 | バイナリ−による角度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133038A JPS54133038A (en) | 1979-10-16 |
| JPS6024973B2 true JPS6024973B2 (ja) | 1985-06-15 |
Family
ID=12579467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039578A Expired JPS6024973B2 (ja) | 1978-04-07 | 1978-04-07 | バイナリ−による角度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024973B2 (ja) |
-
1978
- 1978-04-07 JP JP4039578A patent/JPS6024973B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54133038A (en) | 1979-10-16 |
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