JPH0773183B2 - デジタル信号処理装置 - Google Patents

デジタル信号処理装置

Info

Publication number
JPH0773183B2
JPH0773183B2 JP59070725A JP7072584A JPH0773183B2 JP H0773183 B2 JPH0773183 B2 JP H0773183B2 JP 59070725 A JP59070725 A JP 59070725A JP 7072584 A JP7072584 A JP 7072584A JP H0773183 B2 JPH0773183 B2 JP H0773183B2
Authority
JP
Japan
Prior art keywords
memory
instruction
value
signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59070725A
Other languages
English (en)
Other versions
JPS6022822A (ja
Inventor
スチ−ブン・テレピン
Original Assignee
シユラムバ−ガ−・メジヤ−メント・アンド・コントロ−ル（ユ−ケイ）リミテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シユラムバ−ガ−・メジヤ−メント・アンド・コントロ−ル（ユ−ケイ）リミテツド filed Critical シユラムバ−ガ−・メジヤ−メント・アンド・コントロ−ル（ユ−ケイ）リミテツド
Publication of JPS6022822A publication Critical patent/JPS6022822A/ja
Publication of JPH0773183B2 publication Critical patent/JPH0773183B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタル信号処理装置、特に使用者によつて与
えられた一連の命令によつて操作が制御されるデジタル
信号処理装置に関する。
従来の技術 近年まで、アナログ信号の処理の多くは直接アナログ回
路を使用することによつて行なわれていた。従つて、フ
イルタリングあるいは整流のような所望の機能は、抵抗
やコンデンサやコイルやダイオード等の電子部品を所望
の値にしこれらを相互に組合せることによつて得られ、
所望の結果を得ていた。適当な回路定数および回路配置
は一般的には、数学的なモデルを使つて、回路部品の効
果を計算することによつて、得られている。
安価なデジタル回路部品の出現にともなつて、別の手法
をとることができるようになつた。この手法において、
アナログ信号はまずサンプルされて各サンプルの大きさ
が数値的にコード化される（アナログ−デジタル変
換）。次に、各数値は、所望の信号処理機能を示してい
る数学的モデルに従つて、算術的に演算される。一連の
算術演算の数値結果は対応する大きさを有する一連の信
号サンプルに逆変換される（デジタル−アナログ変
換）。この一連の信号サンプルは、原アナログ入力信号
を上述の数学的モデルによつて定められた実際の回路に
加えることによつて得られる信号と同じ信号に形成され
る。
このようなデジタル信号処理を使用することにより種々
の利点を得ることができる。得られる処理機能は正確な
ものであり、回路素子の回路定数のばらつきによる不安
もない。従つて、同じ信号処理装置であれば各種のもの
であつても同一の結果を与える。
得られる機能は、数学的に決定しうるものではあるが、
実際の電子回路素子を使用して得られることのできない
あるいは極めて困難かつ高価な電子回路を含む。必要と
する算術演算はプログラム命令によつて決められる。同
一のハードウエアを、命令手順を適当に変化することに
より多くの異なる信号処理機能を達成するようにするこ
とができる。
従来知られている信号処理装置は、一つの集積回路チツ
プと所望の命令手順およびデータをストアするためのメ
モリと算術回路と入力および出力回路とインストラクシ
ヨンプログラムに従つて信号処理装置の操作を調整する
制御ユニツトとを有する通常の（マイクロ）コンピユー
タの形状を取る。典型的な信号処理の応用例（例えば、
音声通信システム）に対して高速操作を得るためには、
特別の付加的な回路が通常含まれており、乗算はハード
ウエア内の乗算器によつて行なわれ、データを操作する
場合に、プログラムによつて使用されるプログラム、デ
ータおよび係数はそれぞれ独立した各メモリ内にストア
され、また、バスあるいは通信パスは２重にされてい
て、各種の回路素子の間でデータの転送を行う際にネツ
クが生じることを防止することができる。さらに、プロ
グラムおよび係数がICチツプの一部を形成するリードオ
ンリーメモリ内にストアされることがよくあり、プログ
ラムおよび係数の値は、ICチツプの製造の際回路内に永
久的一体化（マスクプログラム）されている。
発明が解決しようとする問題点 上記のような手法は１つの応用例（例えば、音声通信）
に対して満足いくものであるが、ある限界を含んでい
る。特に、マスクプログラミングは大量生産の場合に経
済的であるというだけであり、一つのデータ値を構成す
る２進化ビツトの数は通常16ビツト以下であり、従つて
デジタル処理機能の分解能および精度に限度が生じる。
問題点を解決するための手段 本発明によるデジタル信号処理装置は、（ａ）少なくと
も２つのチャンネルを有するシリアル・アクセス・デー
タ・メモリと、少なくとも３つの変数を各々対応する係
数で乗算しその積を加算するよう構成され、出力信号の
オーバフローを検出してその出力信号を所定の飽和値に
置換える手段を備えた乗算手段と、少なくとも２つのシ
フトレジスタと、入力インターフェース手段と、出力イ
ンターフェース手段とを有する信号処理装置用回路と；
（ｂ）前記メモリ、前記乗算手段、前記シフトレジス
タ、前記入力インターフェース手段及び前記出力インタ
ーフェース手段のいずれかをそれ以外のいずれかに選択
的に接続するクロスバー・スイッチ・ネットワークと；
（ｃ）複数の各所定の命令に応答して前記クロスバー・
スイッチ・ネットワークを制御し、前記メモリ、前記乗
算手段、前記シフトレジスタ、前記入力インターフェー
ス手段及び前記出力インターフェース手段のいずれかを
それ以外のいずれかに対して対応する所定の方法で接続
する制御回路とから成り；前記制御回路へ供給される一
連の選択した命令によって、前記メモリ、前記乗算手
段、前記シフトレジスタ、前記入力インターフェース手
段及び前記出力インターフェース手段のいずれかがそれ
以外のいずれかに対して、所望の信号処理機能を果すよ
うに選択された手順でクロスバースイッチネットワーク
により接続されることを特徴としている。
発明の効果 上記処理装置は、長いワード長と高分解能を可能にする
逐次算術技法を使用する。回路構成を高次の並列特性に
すると、演算回路の動作を極めて高く保持しつづけるこ
とを可能にし、各回路素子に対して個別の（直列の）デ
ータパスを設けると、データ転送において発生しうるネ
ツクも除去される。
上記構成の本発明は、ある範囲内での信号処理機能の実
現を可能にしている。アキユムレータや（独立にアドレ
スできるシフトイン、シフトアウト記憶個所を有する）
別のシフトレジスターや他の特別のレジスターを付加す
ると、成しうる機能をより変化にとんだものとすること
ができる。
実施例 プログラム可能なデジタルフイルターとして用いた場合
の本発明のデジタル信号処理装置の一例が以下、図面を
参照して記述される。
以下記述されるデジタル処理装置は、種々の機能のうち
多目的フイルターとして使用されるようにされている。
即ち、同一の部品を異なつた種々のフイルター機能を果
たすのに使用することができる。各々の場合において回
路によつて与えられる正確なフイルター特性は使用者に
よつて選択された命令手順に依存している。通常この回
路は大規模集積回路技術を使用することによつて実現さ
れる。
第１図を参照すると、信号処理装置10はランダムアクセ
スメモリ（RAM）または（プログラム可能な）リードオ
ンリーメモリ（ROMまたはPROM）等の外部メモリ12と組
み合わせて示されている。処理装置10は11ビットのアド
レスバス14によつてメモリに結合されている。このバス
14はプロセツサ10の操作を制御する命令および操作中に
使用される係数のメモリ12内のアドレスを特定する信号
を搬送する。特定アドレスにおける命令あるいは係数の
値はメモリ12から、８ビツトデータバス16に沿つてプロ
セツサ10へ供給される。
処理される信号（すでに、通常のアナログ−デジタルコ
ンバータ18によつてデジタル形式に変換されている）は
直列入力ライン20に沿つてプロセツサ10へ供給される。
ライン20に沿つてのデータ転送はデータレデイライン22
とデータリクエストライン24上のハンドシエイキングに
よつて調整される。処理された信号は直列出力ライン26
に沿つてプロセツサ10から（例えばデジタル−アナログ
コンバータ28へ）出力される。このデータ転送は同様に
データレデイライン30およびデータリクエストライン32
上の信号によつて制御される。入力および出力信号の両
方のタイミングは、データクロツク回路34からライン36
上へ供給される外部入力／出力クロツク信号によつてコ
ンバータ18と28の動作と同期している。
プロセツサ10自体の動作のタイミングはシステムクロツ
ク回路40からライン38上へ供給される他のクロツク信号
によつて同期化させられる。処理装置の回路の初期化は
リセツトライン42上へ供給される信号によつてトリガさ
れる。通常この処理化は、電源が（図示されない接続を
介して）処理装置10へ供給される時、電源供給ラインか
ら送られる信号によつて、従来公知の方法で行なわれ
る。
処理装置10が使用される特定の回路に依存して、処理装
置の残りの接続部分が使用してもよいし使用しなくても
よい。フラグ入力44を、外部回路によつて与えられる信
号に応答するようテストすることができる。次の命令出
力46は、処理装置１がメモリ12にストアされた手順で次
の命令の実行を開始する時を指示するよう付勢される。
メモリは、外部メモリ選択回路を制御するようにも使用
される。データ利用可能出力48は、外部回路によつて使
用されるデータがデータバス16上で利用可能である時を
指示するよう付勢される。また、符号出力50およびオー
バーフロー出力52は処理装置10内の算術操作の結果を通
常の方法で出力する。
処理装置10は、次のサンプルが可能になる前に各入力信
号サンプルのための所望の処理ステツプを完了している
必要があることは明らかなことである。実際、１つのサ
ンプルの処理の終了時と次のサンプルの開始時との間に
は通常いくらかの余り時間が存在する。この余り時間に
おいて、処理装置10は、アイドル出力54を付勢して処理
装置10が非作動であり、従つてアドレスバス14およびデ
ータバス16を使用していないことを示す。外部回路は、
必要とあればホールド入力56へ信号を送ることによつて
アイドル出力54からの信号の応答することができ、この
ようにすると、処理装置10の動作を一時停止することが
でき、外部回路がアドレスバス14およびデータバス16自
体を使用することが可能となる。これは例えば音声合成
の場合に行われ、この場合、逐次入力されるサンプルの
処理手順の間で、処理装置10によつて使用されかつメモ
リ12にストアされる係数を変化することが望まれる。
信号処理装置10の構造および動作が以下第２図を参照し
てより詳細に記載される。第２図は処理装置の回路のブ
ロツク図である。
第２図から、処理装置10の動作は制御タイミング回路10
0によつて制御されていることが分る。この制御タイミ
ング回路100はライン38上のシステムクロツク信号を受
ける制御回路102と、アドレスバス14上にメモリアドレ
ス信号を発生するプログラムカウンタ104と、データバ
ス16上のデータ表示命令を受ける命令バツフアー106
と、命令デコーダ108とからなつている。このデコーダ1
08は各使用可能な命令に対応する所望の制御信号がプロ
グラムされたROMを有し、制御信号をクロスバースイツ
チネツトワーク110に供給する。このネツトワーク110
は、制御信号の特定の組み合せに従つて、プロセツサ10
の各種の回路ブロツクや素子を選択的に相互接続するこ
とによつて応動する。クロスバースイツチネツトワーク
110は11個の入力端子と11個の出力端子とを有し、基本
的には任意の入力を任意の出力に結合するマルチプレク
サ回路である。従つて、このネツトワークは11×11の配
列に構成された、121個のスイツチと、スイツチのオン
／オフ状態を制御する各スイツチに関連するメモリセル
（第３図参照）とを有する。命令デコーダ108は11個の
出力の各々に対して４ビツトの制御ワードを供給し、11
個の各入力がどの出力に結合するかを決めており、これ
によつて出力の11個のスイツチの適当なものが閉じられ
る。高速動作を行なうためには２重のメモリセルを各ス
イツチ毎に与えられ、次の命令によつて決められる制御
ワードの組が、一組のセル内の逐次ロードされ、この間
他のセルは、現時点の命令によつて特定される接続のた
めのスイツチを制御する。クロツク信号が制御回路102
によつてクロスバースイツチネツトワーク110に与えら
れる時、次の命令に対する新たな接続パターンがただち
にスイツチに与えられ、所望の接続が成される。従つ
て、クロスバースイツチネツトワークは、データバス16
上で受信される各命令に応じて入力信号として適当な信
号をプロセツサ10内の計算ユニツトに与え、各種の記憶
装置（後述）およびレジスタ（後述）へ結果として得ら
れる出力信号を送る。
計算ユニツトの一つは乗算器112であつて、この乗算器1
12は３つの入力信号X0,X1,X2および３つの係数α，β，
γを受けて、３つの積の和 Ｒ＝（X0×γ）＋（X1×α）＋（X2×β） を発生する。
この係数α，β，γはメモリ12から、データバス16と係
数バツフアー114を介して得られる。各命令はメモリ12
から得られ、命令バツフアー106へ入力されると、対応
する係数は係数バツフアー144内へロードされる。新た
な接続パターンが、上述した命令に応じてクロスバース
イツチネツトワーク110によつて作り出されると、バツ
フアー114中に保持されていた値は乗算器112へ同時に与
えられる。しかしながら、メモリ12から得られるγ係数
のある特定の値に対する実際のγの値が被乗数レジスタ
116から得られる。一方、この被乗数レジスタには、ク
ロスバーネツトスイツチワーク110を介して処理装置10
内の別の回路から値がロードされる。このようにして、
適応フイルタリング、相関、変調および二乗のような機
能を満たすことが可能となる。
更に、デコーダ108の命令及び“ソース”データ（該命
令で認識される）の符号の制御の下で、クロスバースイ
ツチネツトワーク110によつて乗算器112へ与えられる値
X0,X1,X2の各々は、選択的にマスク（すなわちゼロに置
換える）されたりあるいは反転させられ、全波及び半波
整流及び符号従層ゲインの実施を可能にする。
この乗算器112はシリアル／パラレル回路であつて、値X
0,X1,X2が１ビツトずつシリアルに供給され且つ係数の
全ビツトがパラレルに利用できるようにされて乗算が実
行される。この演算は例えばブース（Booth）の算術の
ような公知の技術によるのが好ましい。
乗算器112からの出力信号Ｒは置換回路118にシリアルに
送られ、回路118は、命令の実行とともに後述する結果
とソースデータと識別される値の符号の結果Ｒと符号と
その結果Ｒがオーバフローしたかどうかとを選択的に変
更する。これによりオーバフローが（最大許容値に置換
して飽和の効果を与えることにより）訂正され、例えば
中心のクリツピングとピーク検出を与えるように使用で
きる。
置換回数118からの出力は２つの信号を有し、その内の
一つは命令の実行によつて発生した最終値Ｖであり、他
の一つはフイードバツク信号Ｆである。これらの信号は
記憶と次の命令の実行中の使用のためにクロスバーネツ
トワーク110によつて送られる。各命令に対し、置換回
数118は、乗算器112が次の命令の実行に含まれる信号を
受取つている間、シリアルに上記の出力信号を発生す
る。従つて、値信号Ｖは一時記憶のための別の回路に与
えることができ、あるいはその命令に直に使用してそれ
を発生するように乗算器112へ戻してもよい。
計算を行う別のユニツトはアキユムレータ120であり、
ネツトワーク110からの入力データはアキユムレータ120
の現在の内容に加えられるか、あるいはその内容を置換
えることができる。アキユムレータ出力の機能によつ
て、アキユムレータの内容がクロスバースイツチネツト
ワーク110に送られているとき、値が２のベキ乗（例え
ば1/64〜256）によつてスケールされる。
信号処理機能の中間値と、後続の命令の実行中に必要と
する出力は、２つのスクラツチパツドレジスタ122,124
のいずれかにあるいはレジスタフアイル126またはデー
タメモリ128にストアすることができる。
スクラツチパツドレジスタ122,124は基本的には32ビツ
トシフトレジスタであり、その内容は各命令毎にクロス
バーネツトワーク110へシリアルにクロツクアウトさ
れ、その間データはネツトワーク110の対応出力端子か
らクロツクインされる。いずれのレジスタの内容も必要
としない特定の命令の場合、クロスバーネツトワークは
そのレジスタの内容を該レジスタへ戻すよう（第４図）
切換えられる。
レジスタフアイル126は４つの値を同時にストアするこ
とができるシフトレジスタで成る。しかしながら、これ
は、読み出されるべき４つの値の内の１つが及び１つの
命令の実行中に新しい入力データに置換されるべき特定
のものが命令の制御下で独立に選択される能力を有す
る。従つて、通常のシフトレジスタと異なり、１つの値
の読出しは損失を引き起すことがなく、同一の値が幾つ
かの異なる命令で使用するごとに数回読み出される。
処理装置10によつて実施されるべき機能の範囲に依存し
て、レジスタフアイル126は４値より大きな容量にして
もよいし、それより小さな容量にしてもよい。この範囲
において、単一値のみを記憶することができ、この場合
には簡単にレジスタ122,124のような第３のスクラツチ
・パツドレジスタに構成してもよい。しかしながら、種
々の異なる、独立にアクセス可能な値を記憶できる方が
有利である。
データメモリ128は2KバイトRAMを含み、２つの入力の一
方に与えられたデータが対応する出力に現われる前に可
変長の遅延を与える。このRAMは２つの32×32個の記憶
セルで構成され、その遅延は32ビツト毎の増加によつて
変えることができる。従つてRAMは、32ビツトの乗数で
成る長さをもつ２チヤンネルシフトレジスタと同じもの
になる。メモリ128によつて与えられた遅延は、メモリ1
2からの特定の命令に応答して命令デコーダ108により制
御される。
上記のシリアル装置は、シリアルメモリアクセスに合せ
た処理算術へ処理装置10を使用するものとして記載した
けれど、メモリ制御回路を単純化する利点も有する。特
に、任意の時間におけるメモリ128内のワード数と、そ
の長さは重要なものではない。重要なパラメータはビツ
ト数として表わされた、必要な遅延である。
メモリ128の主目的は第２次フイルタリング機能に関連
する状態の変数の対の値を記憶することにある。適応で
きる値の数は、選んだワード長（これは信号処理の分解
能を与える）に依存し、20ビツトのワード長では、51対
までの値が記憶され、32ビツトのワード長では最大32対
が記憶される。
乗算器112とメモリ128に使用するのに適した回路の設計
と動作の詳細については、リチヤード エフ リヨン
（Richnd F.Lyon）著による「A bit serial VLSI archi
tectural methodology for signal processing」を参照
されたい。
シリアル入力及び出力ライン20,26とこれに関連する制
御及びクロツクライン22,24,30,32,36はシリアル入力及
び出力インターフエース130及び132に接続されている。
これらは、通常の方法で、コンバータ18,28の動作と処
理装置10の内部回路の動作とのバツフア作用を成す。こ
れらは、各々２つのシリアルバツフアを有するのが好ま
しく、データクロツク34に同期してコンバータ18,28へ
及びこのコンバータからデータを転送することができ、
同時に、システムクロツク40と同期してクロスバーネツ
トワーク110を介してデータを与えたり受け取つたりす
る。
第２図に示す処理装置10の他の回路素子への接続に加え
て、クロスバーネツトワーク110は入力134及び136を有
し、これらの入力は、それぞれゼロ及び−１の値を示す
定数信号を与えている。
動作において、メモリ12の命令は、受取つた各入力サン
プルごとに順次実行される。各命令は上記のように回路
素子間に形成されるべき特定の接続パターンを作り、選
択されたパターンとその手順とが処理装置10によつて成
される信号処理機能を定める。
各命令は当該命令によつて成される機能のため関連する
原理すなわち“ソース”入力値を有する。ソースデータ
の処理装置内の実際のオリジンは成されるべき機能によ
り変化する。従つて、カスケード式フイルタ機能におい
ては、手順中の第１命令のためのソースデータは入力イ
ンターフエース130からの入力サンプル値となり、その
後の各命令のためのソースデータは先行する命令の結果
Ｖとなる。一方、幾つかの４乗べき （biqvadratic）フイルタ機能をパラレルに有する装置
では、先ず入力サンプルがレジスタフアイル126にコピ
ーされ、次に各命令に対してソースデータとして繰返し
使用される。
命令の手順の各ステツプにおいて、ソースデータは、先
行命令ステツプからの結果Ｖ、アキユムレータ120の内
容、レジスタフアイル126からの選択値、スクラツチパ
ツドレジスタ122,124のいずれかの内容、シリアルアク
セスデータメモリ128のいずれかのチヤンネルの内容、
または入力インターフエース130を通る入力としての現
在のサンプル値のうちのいずれか一つになるよう選択さ
れうる。値X0,X1,X2及び時にはソースデータが特定の命
令の実行により暗黙的に選択される。
各命令はアキユムレータ120を制御して、現在の内容を
保持する以外は動作しなかつたり、ゼロにリセツトした
り、結果値Ｖを現在のままにしたり、現在の内容に代え
て値Ｖをロードしたり、レジスタフアイル126から選択
した値を現在の内容に加えたり、現在の内容に代えてレ
ジスタフアイル126から選択された値をロードしたり、
現在の内容に代えてインターフエース130からの現在の
入力サンプル値をロードしたり、または、現在の内容に
代えて、先行の命令ステツプからの結果Ｖとサンプル値
との和をロードしたりする。
レジスタフアイル126の任意の選択位置は、現在の結果
Ｖ、アキユムレータ120の内容、レジスタフアイル126自
身の選択位置の内容、スクラツチパツドレジスタ122,12
4のいずれか著しくはデータメモリ128のチヤンネルのい
ずれかの内容、またはインターフエースからの現在の入
力サンプル値によつてロードされうる。
出力インタフエース132には、入力サンプル値以外の同
じ値を含む出力サンプルが与えられ、該インターフエー
スは非付勢のままにされる。
接続パターンと手順を適当に選択することによつて広範
囲の信号処理機能を実施できるようオプシヨンを設けて
もよいことを理解されたい。例えば、２つの特殊なフイ
ルタ機能について処理装置10の動作の説明とともに記述
する。
第１の例は、第5a図に標準のデジタル信号処理表記とし
て示すように、ハイパスフイルター、ローパスフイルタ
ー、及びバンドパスフイルターを含む多数のフイルター
のブロツクとして用いられる４乗べき（biquadratic）
フイルタである。これは、２つの命令（第１のものは先
行反復からの中間結果を用いる）を含む反復命令サイク
ルで処理装置10により実施される。
第１の命令の間、クロスバーネツトワーク110は以下の
接続を行い、新しい値の計算を始め先行の反復で計算し
たサンプル値を出力する。入 力 出 力 Ｘ X0 Ｄ X1 Ｅ X2 Ａ Ａ Ｄ Ｂ Ｅ Ｃ Ｔ Ｔ Ｄ Ｄ Ｅ Ｅ Ｖ Ｙ − Ｍ 従つて、入力値はγ１倍され、先行する反復からは中間
結果（データメモリ128内に保持されている）はα１倍
され、それより前の反復からの中間結果はβ１倍され
る。ここでα1,β1,γ１はメモリ12によつて与えられ
る。同時に、これらの初期の中間結果は反復の第２ステ
ップ時に使用するためスクラツチパツドレジスタ122,12
4にコピーされる。
この第２ステツプにおいて、実際のサンプル値が計算さ
れ、クロスバーネツトワーク110が次の接続を形成す
る。入 力 出 力 Ｃ X0 Ｂ X1 Ｖ X2 Ａ Ａ Ｂ Ｂ Ｃ Ｃ Ｔ Ｔ Ｖ Ｄ Ｂ Ｅ − Ｙ − Ｍ 第１命令からの中間結果Ｖはβ２倍されるとともに次の
反復で使用するためにデータメモリ128に送られ、先行
する反復からの中間結果はα２倍されデータメモリ128
に戻され、それ以前の反復からの中間結果はγ２倍され
る。
乗算器112からの新しい結果は置換ユニツト118に送ら
れ、このユニツトから値Ｖとして現われ次の反復の第１
命令の間に出力インターフエース132へ送られる。
実際、各反復の第１命令はフイルタ特性の極（polo）を
実施し、他方第２命令はその特性のゼロを実施する（第
5b図）。帯域幅や通過帯域の中心周波数等の実際のフイ
ルター値は、各命令に用いられる係数α，β，γの値に
よつて定められる。本例の係数γは単にスケールまたは
ゲインフアクタとして用いられる。第１命令の値α，β
は次の式から計算される。
α１＝−2r×cosθ，β１＝−r2 また、第２命令では、 α２＝＋2r×cosθ，β２＝＋r2. ここで、上記の式において、θ＝２πf/FSであり、 である。
また、ｆは所望の中心周波数、 FSは、コンバータ18で入力信号がサンプルされていると
きの周波数， ｂは所望の帯域幅である。
第２の例は第6a図に示すように、整流兼平滑回路の後に
設けられた全極型バンドパスフイルタである。これはそ
の実施のために３つの命令を必要とし、その第１のもの
が以下のような接続を形成するようクロバーネツトワー
クを作動させる。入 力 出 力 Ｘ X0 Ｄ X1 Ｅ X2 Ａ Ａ Ｄ Ｂ Ｃ Ｃ Ｔ Ｔ Ｖ Ｄ 不実行 Ｅ Ｖ Ｙ − Ｍ 第１の中間値は、入力サンプル値と、２つの対応先行中
間値（データメモリ128中）と、第１例のように、この
命令のための係数α1,β1,γ１とから計算される。同時
に、先行の反復からの結果が出力インターフエースに供
給され、一時記憶のためデータメモリ128へ送られる。
先行の反復からの対応中間値は、後続の反復の第１命令
に使用するためデータメモリに戻す準備として、スクラ
ツチパツドレジスタ122へ（一時的に）移される。
第２命令は第１のものとよく似た接続パターンを構成す
る。入 力 出 力 Ｖ X0 Ｄ X1 Ｅ X2 Ａ Ａ Ｄ Ｂ Ｃ Ｃ Ｔ Ｔ Ｖ Ｄ Ｂ Ｅ − Ｙ − Ｍ 大きく相違するのは、X0が第１命令からの中間結果であ
り、データメモリ128が次の反復の第１命令に使用でき
るよう先行の第１中間結果を受取り、その間レジスタ12
2がデータメモリ128への次の転送のための新しい中間結
果を受取ることである。
第３の命令が反復を完了し、クロスバーネツトワーク11
0では必要な接続を構成し、命令デコーダ108によつて乗
算器112がX2入力（第２命令の中間結果）上の信号を選
択的に反転し、絶対値を発生し、整流機能を実施する。
その接続は次の通りである。入 力 出 力 Ｖ X0 Ｄ X1 Ｖ X2（絶対値） Ａ Ａ Ｂ Ｂ Ｃ Ｃ Ｔ Ｔ Ｖ Ｄ Ｂ Ｅ − Ｙ − Ｍ 最終結果は出力インターフエース132に送られ、次の反
復の第１命令の間にデータメモリ128にストアされる。X
0入力に対する供数γ３は、X0入力信号が第３命令の間
には必要とされないのでこの命令の間はゼロに設定され
る。
３つの係数の値は所望のフイルター特性を得るように３
つの命令に対して適正に選択される。第１の２つの命令
に対して、これらは、４乗べき乗（biquaratic）フイル
ター機能の第１（極）命令のように、必要とするフイル
タ周波数とゲインとバンド幅から作られる。第３の命令
に対してα３は（−ｒ）に等しくされ、β３はローパス
平滑段の必要なゲインとなる。
全波整流の代替例として第２例の最終段で２乗機能を実
施したい場合、被乗数レジスタ116を用いればよい。第
２命令は、データメモリ128（ネツトワーク110のＤ入
力）から前記レジスタ（クロスバーネツトワーク110の
出力Ｍ）をロードするように修正される。従つて、第３
命令に対し、スクラツチパツドレジスタ122（Ｂ）と被
乗数レジスタ116とが先行の反復の第２命令からの同じ
遅延中間結果を含む。第３命令において、乗算器112のX
0入力はスクラツチパツドレジスタ122（Ｂ）の内容を受
取るように接続され、値γ３は特定の値にされて被乗算
レジスタ116の内容が係数γの代りに置換えられ、β３
はゼロにセツトされて入力X2の効果を抑制する。従つ
て、スクラツチパツドレジスタ122と被乗数レジスタ116
との等しい値は共に乗算されてその内容が２乗される。
この修正により、未修正のものと比較すると１回の反復
の時間によつて反復からの出力信号が遅延する点は理解
されたい。
上記の例ではデータメモリ128の遅延が適当にセツトさ
れている。すなわち第１例では、遅延が１命令時間にセ
ツトされ、第２例では２命令時間にされている。
第２図に示して述べた回路素子の殆んどは、公知の論理
回路技術を基にしており、当業者にとつて容易に構成で
きるであろう。しかしながら、置換回路118は特殊なも
のであり、第７図を参照しながら詳述する。
第７図を参照すると、乗算器112からの結果が、飽和機
能を与える４−１マルチプレクサ180の１つの入力に与
えられる。このマルチプレクサの他の入力は、＋1,−1,
0を示す定数信号である。マルチプレクサ180の制御入力
はROM182からの出力信号によつて制御され、ROMは当該
命令によつて実施される機能を定めるメモリ12からの命
令の部分（すなわちクロスバーネツトワーク110を制御
する命令部分）と、ソースデータとして与えられる値の
符号を示す信号と、乗算器112（ライン50）によつて作
られた結果の符号を示す信号と、オーバフロー信号（ラ
イン52）とを入力信号として受取る。
ROM182は、各命令に対して符号フラグ及びオーバフロー
フラグの各可能な組合せに対応する制御信号によつて、
飽和マルチプレクサ180及び他の２つのマルチプレクサ1
84,186への供給のためにロードされ、その入力のいずれ
のものを出力に接続するかを選択する。従つて、各可能
な命令に対しROM182へ与えられたフラグ信号の各パター
ンによつて、マルチプレクサ180,184,186の入力を対応
する特定のものに選択する。ROM182からの制御信号はマ
ルチプレクサ180,184,186へそれぞれラツチ188,190,192
を通して送られる。
フイードバツク信号Ｆを作り出す（４−１）マルチプレ
クサ184はその入力端でマルチプレクサ180の出力と＋1/
4,−1/4,0を示す３つの定数信号を受け取る。シリアル
ダー194に出力する（６−１）マルチプレクサ186は、そ
の入力端でスクラツチパツド122,124の内容と、レジス
タフアイル126の内容と、スクラツチパツドレジスタ124
の補数をとつた内容と、ROM182からのライン196上の制
御信号によるＣ＋2BまたはＣ−2Bのいずれかによつて結
合されたスクラツチパツドレジスタ122,124の内容と、
０を示す定数信号とを受取る。
シリアルアダーはアダーマルチプレクサ186からの出力
信号を飽和マルチプレクサ180からの出力信号に組合せ
て処理装置10による命令の実行の結果を構成する実際の
値を作る。この値は、命令の実行後、乗算器112がその
結果を出力し次の命令のための新しいデータを受取ると
き、クロスバーネツトワーク110へ送られる。
置換回路118の第１目的は、適正なものとしての＋／ま
たは＋／の飽和値に置換えることによりオーバフローを
修正することにある。従つて、オーバフローフラグがク
リア（オーバフローなし）されていれば、乗算器の結果
は飽和マルチプレクサ180によつて選択され、アダーマ
ルチプレクサ186によつてゼロが選択され、これにより
アダー194は変更されない乗算器結果を与える。しか
し、オーバフローフラグがセツトされていると、飽和マ
ルチプレクサ180は乗算結果をその結果の符号に従つて
＋／または−／に置換し、この値はその代りとしてアダ
ー194によつて出力される。いずれの場合にも、フイー
ドバツクマルチプレクサ184は飽和マルチプレクサ180の
出力信号を選択する。
置換ユニツト118を使用する別の例はゼロクロス検知を
行うことである。このユニツトの動作は次の表によつて
要約される。
ソースと結果の符号が同じである限り、出力は作られな
い。しかし、同じ符号の小さい値はフイードバツクされ
次の入力サンプルに加算される。ソースと結果の符号が
異なる（ゼロクロスを示す）と、飽和マルチプレクサ18
0が＋／または−／を選択し、ソース信号の符号に従つ
て選ばれた出力信号を与える。従つて、正方向の結果が
出力信号として正パルスを作り、負方向の変化が負のパ
ルスを作る。α＝０及びβ＝＋１に対しＺ＝＋１及び−
１がゼロとなる４のべき乗（biquaratic）フイルター機
能を実行したい場合、置換回路118が用いられ命令の数
を２から１へ減ずる。乗算器112がフイルタ特性の極に
対して計算を終えた（前述の第１例の第１命令を参照）
後、アダーマルチプレクサ186はROM182によつて制御さ
れてスクラツチパツドレジスタ124（Ｃ）からの信号を
選択し、これが（マルチプレクサ180を介して）シリア
ルアダー194により乗算器の結果へ加えられて即座に２
つのゼロを含む最終出力値を作る。同時に、フイードパ
ツクマルチプレクサ184は（マルチプレクサ180を介し
て）乗算結果自身を選択するよう制御され、次の反復に
用いるためデータメモリ128へフイードバツクさせる。
接続パターンの種々の組合せを用いて処理装置10の多く
の異なる応用例が、動作の大きな柔軟性故に、デジタル
信号処理技術に関する当業者にとつて考えられうる。例
えば、帰納的（recurslve）フイルタ（がパラレルであ
つてもカスケードであつても）、タツプ付きまたはタツ
プなしのラダーフイルター、有限インパツス応答フイル
タ、デシメータ（decimator）である。更に修正や開発
も行われうる。例えば、種々のレジスタやメモリか必要
な分解度を得るように選択されたワード長をもつように
してもよく、またこれらが可変ワード長をもつていても
よく、その長さはメモリ12の命令によつて特定される。
後者の場合、一対の可変長シフトレジスタがデータメモ
リ128中のRAMに直列に設けられてゼロから28ビツトまで
の４ビツトステツプで選択可能な遅延を付加してもよ
く、そのワードが４ビツトずつ増すよう調整できる。
【図面の簡単な説明】
第１図は代表的な外部回路を組合せた処理装置の概略ブ
ロツク図、 第２図は処理装置の主な回路素子を示す簡単なブロツク
図、 第３図は第２図のクロスバーネツトワークのブロツク
図、 第４図はクロスバーネツトワークの動作の特定のモード
を示すブロツク図、 第5a図及び第5b図は４べき乗フイルター機能及び処理装
置でその実施状態を示す図、 第6a図及び第6b図は全極フイルタ及び平滑機能とその実
施状態を示す図、及び 第７図は第２図の置換回路のブロツク図である。 10……処理装置、 12……プログラム及び係数メモリ、 18……A/Dコンバータ、 28……D/Aコンバータ、 34……データクロツク、 40……システムクロツク、 100……制御タイミング回路、 110……クロスバースイツチネツトワーク、 112……乗算器、 114……係数バツファ、 116……被乗数レジスタ、 118……置換回路、 120……アキユムレータ、 122,124……スルラツチパツドレジスタ、 126……レジスタフアイル、 128……データメモリ、 130……入力インターフエース、 132……出力インターフエース。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】（ａ） 少なくとも２つのチャンネルを有
    するシリアル・アクセス・データ・メモリと、少なくと
    も３つの変数を各々対応する係数で乗算しその積を加算
    するよう構成され、出力信号のオーバフローを検出して
    その出力信号を所定の飽和値に置き換える手段を備えた
    乗算手段と、少なくとも２つのシフトレジスタと、入力
    インターフェース手段と、出力インターフェース手段と
    を有する信号処理装置用回路と、 （ｂ） 前記メモリ、前記乗算手段、前記シフトレジス
    タ、前記入力インターフェース手段及び前記出力インタ
    ーフェース手段のいずれかをそれ以外のいずれかに選択
    的に接続するクロスバー・スイッチ・ネットワークと、 （ｃ） 複数の各所定の命令に応答して前記クロスバー
    ・スイッチ・ネットワークを制御し、前記メモリ、前記
    乗算手段、前記シフトレジスタ、前記入力インターフェ
    ース手段及び前記出力インターフェース手段のいずれか
    をそれ以外のいずれかに対して対応する所定の方法で接
    続する制御回路とから成り、 前記制御回路へ供給される一連の選択した命令によっ
    て、前記メモリ、前記乗算手段、前記シフトレジスタ、
    前記入力インターフェース手段及び前記出力インターフ
    ェース手段のいずれかがそれ以外のいずれかに対して、
    所望の信号処理機能を果すように選択された手順でクロ
    スバースイッチネットワークにより接続される ことを特徴とするデジタル信号処理装置。
  2. 【請求項２】少なくとも１つのアキュムレータを備えて
    いる特許請求の範囲第１項記載の装置。
  3. 【請求項３】第３のシフトレジスタを含む特許請求の範
    囲第１項または第２項記載の装置。
  4. 【請求項４】シフトレジスタの１つは複数の値を記憶す
    ることができ、シフトアウトされる値の位置は、シフト
    インされるべき新しい値を受取る位置とは独立に選択し
    うるものである特許請求の範囲第３項記載の装置。
  5. 【請求項５】前記乗算手段の検出及び置き換え手段は、
    ソース及び結果のデータ信号の符号を検知し、検知した
    オーバフロー信号と符号信号との組合せ及び実行中の命
    令によって乗算出力信号を変化させる特許請求の範囲第
    １〜４項のいずれか一項に記載の装置。
  6. 【請求項６】乗算手段は、与えられた値を反転しあるい
    はゼロに置換することを選択的に行う入力回路手段を含
    む特許請求の範囲第１〜５項のいずれか一項に記載の装
    置。
  7. 【請求項７】前記制御回路と前記乗算手段とに接続され
    たメモリ手段に前記係数が記憶されており、クロスバー
    ・スイッチ・ネットワークにはレジスタが接続されてお
    り、このレジスタが、前記メモリ、前記乗算手段、前記
    シフトレジスタ、前記入力インターフェース手段及び前
    記出力インターフェース手段のいずれかから値を受取る
    ようになっているとともに、前記メモリから与えられた
    係数の値を前記メモリ、前記乗算手段、前記シフトレジ
    スタ、前記入力インターフェース手段及び前記出力イン
    ターフェース手段のいずれかから、前記値に置換する特
    許請求の範囲第１〜６項のいずれか一項に記載の装置。
JP59070725A 1983-04-09 1984-04-09 デジタル信号処理装置 Expired - Lifetime JPH0773183B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB08309696A GB2137839B (en) 1983-04-09 1983-04-09 Digital signal processors
GB8309696 1983-04-09

Publications (2)

Publication Number Publication Date
JPS6022822A JPS6022822A (ja) 1985-02-05
JPH0773183B2 true JPH0773183B2 (ja) 1995-08-02

Family

ID=10540868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59070725A Expired - Lifetime JPH0773183B2 (ja) 1983-04-09 1984-04-09 デジタル信号処理装置

Country Status (6)

Country Link
US (1) US4633386A (ja)
EP (1) EP0122117B1 (ja)
JP (1) JPH0773183B2 (ja)
CA (1) CA1211220A (ja)
DE (1) DE3485792T2 (ja)
GB (1) GB2137839B (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0296963A (ja) * 1988-10-03 1990-04-09 Hitachi Ltd 半導体集積回路装置
US5652910A (en) * 1989-05-04 1997-07-29 Texas Instruments Incorporated Devices and systems with conditional instructions
US5204962A (en) * 1989-11-30 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Processor with preceding operation circuit connected to output of data register
US5471593A (en) * 1989-12-11 1995-11-28 Branigin; Michael H. Computer processor with an efficient means of executing many instructions simultaneously
US5278548A (en) * 1991-04-11 1994-01-11 The United States Of America As Represented By The Secretary Of The Navy Buffered feedthrough crossbar switch
US5410300A (en) * 1991-09-06 1995-04-25 International Business Machines Corporation Distributed crossbar switch architecture
JP3055316B2 (ja) * 1992-08-13 2000-06-26 ヤマハ株式会社 デジタル信号プロセッサ
JPH06337729A (ja) * 1993-05-27 1994-12-06 Fujitsu Ltd ネットワークサービスシステム
US5892631A (en) * 1995-09-08 1999-04-06 Seagate Technology, Inc. Method and an arrangement for detecting state transitions in a read signal during a bit cell timing window
US6247036B1 (en) 1996-01-22 2001-06-12 Infinite Technology Corp. Processor with reconfigurable arithmetic data path
US5905757A (en) * 1996-10-04 1999-05-18 Motorola, Inc. Filter co-processor
US5999656A (en) * 1997-01-17 1999-12-07 Ricoh Co., Ltd. Overlapped reversible transforms for unified lossless/lossy compression
US5982314A (en) * 1997-06-27 1999-11-09 Cirrus Logic, Inc. Self-timed multiplier for gain compensation and reduced latency in analog to digital converters
AUPP217798A0 (en) * 1998-03-06 1998-03-26 Liguori, Vincenzo A simple discrete cosine transform implementation
US20040133745A1 (en) 2002-10-28 2004-07-08 Quicksilver Technology, Inc. Adaptable datapath for a digital processing system
US7653710B2 (en) 2002-06-25 2010-01-26 Qst Holdings, Llc. Hardware task manager
US7752419B1 (en) 2001-03-22 2010-07-06 Qst Holdings, Llc Method and system for managing hardware resources to implement system functions using an adaptive computing architecture
US7962716B2 (en) 2001-03-22 2011-06-14 Qst Holdings, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US7489779B2 (en) 2001-03-22 2009-02-10 Qstholdings, Llc Hardware implementation of the secure hash standard
US7400668B2 (en) 2001-03-22 2008-07-15 Qst Holdings, Llc Method and system for implementing a system acquisition function for use with a communication device
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US6577678B2 (en) 2001-05-08 2003-06-10 Quicksilver Technology Method and system for reconfigurable channel coding
US7046635B2 (en) 2001-11-28 2006-05-16 Quicksilver Technology, Inc. System for authorizing functionality in adaptable hardware devices
US6986021B2 (en) 2001-11-30 2006-01-10 Quick Silver Technology, Inc. Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US8412915B2 (en) 2001-11-30 2013-04-02 Altera Corporation Apparatus, system and method for configuration of adaptive integrated circuitry having heterogeneous computational elements
US7602740B2 (en) 2001-12-10 2009-10-13 Qst Holdings, Inc. System for adapting device standards after manufacture
US7215701B2 (en) 2001-12-12 2007-05-08 Sharad Sambhwani Low I/O bandwidth method and system for implementing detection and identification of scrambling codes
US7403981B2 (en) * 2002-01-04 2008-07-22 Quicksilver Technology, Inc. Apparatus and method for adaptive multimedia reception and transmission in communication environments
US7493375B2 (en) 2002-04-29 2009-02-17 Qst Holding, Llc Storage and delivery of device features
US7328414B1 (en) 2003-05-13 2008-02-05 Qst Holdings, Llc Method and system for creating and programming an adaptive computing engine
US7660984B1 (en) * 2003-05-13 2010-02-09 Quicksilver Technology Method and system for achieving individualized protected space in an operating system
JP4619784B2 (ja) * 2002-07-31 2011-01-26 エヌエックスピー ビー ヴィ データ処理回路
US8108656B2 (en) 2002-08-29 2012-01-31 Qst Holdings, Llc Task definition for specifying resource requirements
US7937591B1 (en) 2002-10-25 2011-05-03 Qst Holdings, Llc Method and system for providing a device which can be adapted on an ongoing basis
US7478031B2 (en) 2002-11-07 2009-01-13 Qst Holdings, Llc Method, system and program for developing and scheduling adaptive integrated circuity and corresponding control or configuration information
US8276135B2 (en) 2002-11-07 2012-09-25 Qst Holdings Llc Profiling of software and circuit designs utilizing data operation analyses
US7225301B2 (en) 2002-11-22 2007-05-29 Quicksilver Technologies External memory controller node
US7609297B2 (en) 2003-06-25 2009-10-27 Qst Holdings, Inc. Configurable hardware based digital imaging apparatus
US20060224653A1 (en) * 2005-04-01 2006-10-05 Kimming So Method and system for dynamic session control of digital signal processing operations
US20070233761A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Crossbar arithmetic processor
US9965251B2 (en) * 2006-04-03 2018-05-08 Blaise Laurent Mouttet Crossbar arithmetic and summation processor
US20070231972A1 (en) * 2006-04-03 2007-10-04 Mouttet Blaise L Manufacture of programmable crossbar signal processor
EP2526494B1 (en) 2010-01-21 2020-01-15 SVIRAL, Inc. A method and apparatus for a general-purpose, multiple-core system for implementing stream-based computations

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4327355A (en) * 1980-06-23 1982-04-27 Burroughs Corporation Digital device with interconnect matrix
JPS58144272A (ja) * 1982-02-19 1983-08-27 Sony Corp デイジタル信号処理装置

Also Published As

Publication number Publication date
DE3485792T2 (de) 1993-02-25
JPS6022822A (ja) 1985-02-05
EP0122117B1 (en) 1992-07-01
CA1211220A (en) 1986-09-09
DE3485792D1 (de) 1992-08-06
GB2137839A (en) 1984-10-10
US4633386A (en) 1986-12-30
EP0122117A2 (en) 1984-10-17
GB2137839B (en) 1986-06-04
EP0122117A3 (en) 1986-12-03

Similar Documents

Publication Publication Date Title
JPH0773183B2 (ja) デジタル信号処理装置
US4373191A (en) Absolute magnitude difference function generator for an LPC system
JPS63278411A (ja) 多段デジタル・フィルタ
EP0405915B1 (en) Audio signal data processing system
JPH04503720A (ja) デジタル信号処理装置のフレキシブル制御装置及び方法
JPS63258119A (ja) Ｌｅｒｏｕｘ−ｇｕｅｇｕｅｎアルゴリズムを使用して線形予測による信号コ−ド化を行なう装置
JPH03217112A (ja) デジタル信号処理回路
JP2856064B2 (ja) ディジタルフィルタ
KR100235537B1 (ko) 디지털 필터의 가변탭 구조 및 그의 곱셈회로
JP3850150B2 (ja) デジタル信号処理動作を実行する方法およびデジタル信号プロセッサ
JPS58147223A (ja) デイジタルフイルタ
JPS642290B2 (ja)
RU2097828C1 (ru) Программируемый цифровой фильтр
Caldwell Programmable synthesis using a new" Speech microprocessor"
Ortiz Flash filter: Median filtering by insertion sort
EP0129432A2 (en) Digital processor
Tan et al. A variable high-pass wave digital filter derived from an elliptic prototype network
JPH0721760B2 (ja) ディジタル演算回路
JPH0372710A (ja) デジタル信号処理回路
JPH0716145B2 (ja) ディジタルトランスバーサルフィルタ
JP2853203B2 (ja) 音声信号遅延装置
JPH0514128A (ja) デイジタルフイルタ
JPH0328893A (ja) オーディオ信号データ処理装置
JPS5987574A (ja) デイジタル・リアルタイム信号処理装置
JPS62118473A (ja) アキユムレ−タ装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term