JPS60250455A - 割り込み処理方式 - Google Patents
割り込み処理方式Info
- Publication number
- JPS60250455A JPS60250455A JP10556284A JP10556284A JPS60250455A JP S60250455 A JPS60250455 A JP S60250455A JP 10556284 A JP10556284 A JP 10556284A JP 10556284 A JP10556284 A JP 10556284A JP S60250455 A JPS60250455 A JP S60250455A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- interrupt
- vector
- peripheral control
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上利用できる分野〕
本発明は、計算機システムにおける割り込み処理方式に
関するものであり、その中でも特にバス１゛・ベクター
割り込みにおいて、プロセッサが周辺制御装置から出力
されるベクターを読み取るタイミジグを任意に制御でき
るようにする手段をそなえた割り込み処理方式に関する
。
関するものであり、その中でも特にバス１゛・ベクター
割り込みにおいて、プロセッサが周辺制御装置から出力
されるベクターを読み取るタイミジグを任意に制御でき
るようにする手段をそなえた割り込み処理方式に関する
。
計算機システムにおいて、利用されている割り込み方式
の１つに、バス・ベクター割り込み方式がある。バス・
ベクター割り込み方式では、外部゛からプロセッサに割
り込み要求があり、プロセッサによりその割り込み要求
が受け付けられるとプロセッサは割り込みアクノリッジ
サイクルを開始し、割り込み側がデータバス上に出力し
たベクタ□−を゛取り込８、対応する割り込み処理を実
行する。
の１つに、バス・ベクター割り込み方式がある。バス・
ベクター割り込み方式では、外部゛からプロセッサに割
り込み要求があり、プロセッサによりその割り込み要求
が受け付けられるとプロセッサは割り込みアクノリッジ
サイクルを開始し、割り込み側がデータバス上に出力し
たベクタ□−を゛取り込８、対応する割り込み処理を実
行する。
ベクターは、割り込み処理プログラムの開始アドレスを
直接的あるいは間接的に指定するために使用され−る。
直接的あるいは間接的に指定するために使用され−る。
次に具体例で説明する。
第２図は、１つの従来例を示したもので、１はブロセノ
４Ｊ、２はメモリ、３乃至５は周辺制御装置、６はデー
タバス、７は了トレスノ＼ス、８は割り込み信号線、９
は割り込みアクノリ・ノリ信号線を示す。なお簡単化の
ため周辺制御装置３乃至５からの割り込みについてはデ
ィジーチェーンによる優先制御が行われているものとす
る。したがって、複数の周辺制御装置において同時に割
り込め原因が発生しても、周辺制御装置間のデイジーチ
Ｉ、−ン接続順序によ−、てきまる。上位の１つの周辺
制御装置からの割り込みが受け付けられる。
４Ｊ、２はメモリ、３乃至５は周辺制御装置、６はデー
タバス、７は了トレスノ＼ス、８は割り込み信号線、９
は割り込みアクノリ・ノリ信号線を示す。なお簡単化の
ため周辺制御装置３乃至５からの割り込みについてはデ
ィジーチェーンによる優先制御が行われているものとす
る。したがって、複数の周辺制御装置において同時に割
り込め原因が発生しても、周辺制御装置間のデイジーチ
Ｉ、−ン接続順序によ−、てきまる。上位の１つの周辺
制御装置からの割り込みが受け付けられる。
プロｐノ′す１は、周辺制御装置からの割り込み信号を
検出すると、割り込み禁止のマスクがか＆ｊ、られてい
るか否かを調べ、マスクがかけられていなければ割り込
みアクノリッジづイクルを実行し１、割り込みアクノリ
ッジ信号を出力する。
検出すると、割り込み禁止のマスクがか＆ｊ、られてい
るか否かを調べ、マスクがかけられていなければ割り込
みアクノリッジづイクルを実行し１、割り込みアクノリ
ッジ信号を出力する。
第３図■はプロセッサから出力される割り込みアクノリ
ッジ信号を示し、■は割り込み側の周辺制御装置が割り
込みアクノリッジ信号に応答してデータバス上に出力す
るベクターを示す。図示のように、割り込みアクノリッ
ジサイクルの期間内にベクターが周辺制御装置から出力
されると、プロセッサはベクターを読み取ることができ
る。
ッジ信号を示し、■は割り込み側の周辺制御装置が割り
込みアクノリッジ信号に応答してデータバス上に出力す
るベクターを示す。図示のように、割り込みアクノリッ
ジサイクルの期間内にベクターが周辺制御装置から出力
されると、プロセッサはベクターを読み取ることができ
る。
一般に、プロセッサＩＣと周辺制御装置１ｃとは１つの
ファミリイとしてインターフェースを合わせた設計が行
われている。このようなＩＣの組合わせを使用する場合
には問題がないが、使用する周辺制御装置ＩＣの応答が
プロセッサと整合せず第４図の■に示すベクターを出力
するためには、第４図の■に示すように、たとえば２回
の割り込みアクノリッジサイクルが必要とされるよ・う
な場合がある。従来はこのようにプロセッサ■ｄと周辺
制御装置ＩＣとの間に不整合がある場合、その周辺制御
装置ＩＣの使用をあきらめるか、タイミング合わせのた
めのアダプタ回路などを特別に付加する必要があった。
ファミリイとしてインターフェースを合わせた設計が行
われている。このようなＩＣの組合わせを使用する場合
には問題がないが、使用する周辺制御装置ＩＣの応答が
プロセッサと整合せず第４図の■に示すベクターを出力
するためには、第４図の■に示すように、たとえば２回
の割り込みアクノリッジサイクルが必要とされるよ・う
な場合がある。従来はこのようにプロセッサ■ｄと周辺
制御装置ＩＣとの間に不整合がある場合、その周辺制御
装置ＩＣの使用をあきらめるか、タイミング合わせのた
めのアダプタ回路などを特別に付加する必要があった。
本発明は、周辺制御装置との整合性が悪く、プロセッサ
の割り込みアクノリッジサイクル内にベクターを返すこ
とができない場合に、プロセッサが通常そなえているハ
スサイクル再実行機能を利用して、割り込みアクノリッ
ジサイクル、全実質的に複数回発生させ、ベクターの読
み取りを可能にするものである。このプロセッサのハス
サイクル再実行機能は、一般にあるハスサイクル、にお
いてデータ転送障害が発生した時などに、周辺制御装置
がプロセッサへ送出するハスエラー信号により起動され
て、ハスサイクルを再実行するために使用されている。
の割り込みアクノリッジサイクル内にベクターを返すこ
とができない場合に、プロセッサが通常そなえているハ
スサイクル再実行機能を利用して、割り込みアクノリッ
ジサイクル、全実質的に複数回発生させ、ベクターの読
み取りを可能にするものである。このプロセッサのハス
サイクル再実行機能は、一般にあるハスサイクル、にお
いてデータ転送障害が発生した時などに、周辺制御装置
がプロセッサへ送出するハスエラー信号により起動され
て、ハスサイクルを再実行するために使用されている。
本発明では、割り込み７クノリソジサイクルがデータバ
ス十のベクターを読み取るためのバスサイクルであるこ
とに着目し、ハスサイクルを再実行させるハスエラー信
号を、ハスサイクル再実行指令信号として必要回数、す
なわちベクター読み取りが可能となる回数だり擬像的に
発生させてやることにより、プロセッサと周辺制御装置
とを簡易に接続するものであって、その手段は、ハス・
ベクター割り込み機能およびバスサイクル再実行機能を
もつプロセッサと周辺制御装置とをそなえ、プロセッサ
は１度のバスサイクルでベクターを読み出すことが可能
であるが周辺制′４′ＩＡ装置は複数回のハスサイクル
を必要とする計算機システムにおいて、周辺制御装置η
からの割り込み信号に応答してプロセッサがハスサイク
ルを開始し割り込みアクノリッジ信号を発したとき、周
辺制御装置はハスサイクル再実行指令信号により応答し
、プロセッサにハスサイクルを再実行させる過程を上記
複数回だけ繰り返させることを特徴とする。
ス十のベクターを読み取るためのバスサイクルであるこ
とに着目し、ハスサイクルを再実行させるハスエラー信
号を、ハスサイクル再実行指令信号として必要回数、す
なわちベクター読み取りが可能となる回数だり擬像的に
発生させてやることにより、プロセッサと周辺制御装置
とを簡易に接続するものであって、その手段は、ハス・
ベクター割り込み機能およびバスサイクル再実行機能を
もつプロセッサと周辺制御装置とをそなえ、プロセッサ
は１度のバスサイクルでベクターを読み出すことが可能
であるが周辺制′４′ＩＡ装置は複数回のハスサイクル
を必要とする計算機システムにおいて、周辺制御装置η
からの割り込み信号に応答してプロセッサがハスサイク
ルを開始し割り込みアクノリッジ信号を発したとき、周
辺制御装置はハスサイクル再実行指令信号により応答し
、プロセッサにハスサイクルを再実行させる過程を上記
複数回だけ繰り返させることを特徴とする。
以下に、本発明の詳細を実施例にしたがって説明する。
第１図は本発明の１実施例の構成図であり、第５図はそ
の動作タイミング図である。
の動作タイミング図である。
第１図において、１はプロセッサ、３は周辺制御装置、
１０は割り込み制御回路、１１はベクターアドレスレジ
スタ、１２は割り込みアクノリッジフラグ、１３はタイ
マー、１４はベクター発生回路を表している。また■は
割り込みアクノリッジ信号、■はベクター、■はバスサ
イクル再実行指令信号であり、これらの信号■、■、■
は、それそれ第５図の信号波形■、■、■に対応してい
る。
１０は割り込み制御回路、１１はベクターアドレスレジ
スタ、１２は割り込みアクノリッジフラグ、１３はタイ
マー、１４はベクター発生回路を表している。また■は
割り込みアクノリッジ信号、■はベクター、■はバスサ
イクル再実行指令信号であり、これらの信号■、■、■
は、それそれ第５図の信号波形■、■、■に対応してい
る。
プロセノザ１内の割り込み制御０回路１０は、周辺制御
装置３からの割り込み信号を受け（（けると割り込みア
クノリソノ信号■を゛Ｉ、パにする。この結果、周辺制
御装置３内の割り込みアクノリッジフラグ１２ば“Ｌ゛
となる。このフラグ１２がＬ”となることにより、タイ
マー１３が起動され、所定時間後に出力を°Ｌ ”にす
る。タイマー１３の出力はハスサイクル再実行指令信号
■として割り込め制御回路１０へ通知される。
装置３からの割り込み信号を受け（（けると割り込みア
クノリソノ信号■を゛Ｉ、パにする。この結果、周辺制
御装置３内の割り込みアクノリッジフラグ１２ば“Ｌ゛
となる。このフラグ１２がＬ”となることにより、タイ
マー１３が起動され、所定時間後に出力を°Ｌ ”にす
る。タイマー１３の出力はハスサイクル再実行指令信号
■として割り込め制御回路１０へ通知される。
割り込め制御回路１０は、ハスサイクル再実行指令信号
■を識別すると、割り込みアクノリッジ信号を“１ビに
し、直くに続いてハスサイクルを再実行する。これによ
り、割り込のアクノリッジ信号■は再びＬ ”となる。
■を識別すると、割り込みアクノリッジ信号を“１ビに
し、直くに続いてハスサイクルを再実行する。これによ
り、割り込のアクノリッジ信号■は再びＬ ”となる。
この時点では、ベクター発生回路１４がベクター■を出
力可能な状態になっており、出力されたベクター■は、
プロセッサ１のベクターアドレスレジスタ１１へ読み込
まれ、対応する割り込み処理プログラムをアドレスする
ために使用される。
力可能な状態になっており、出力されたベクター■は、
プロセッサ１のベクターアドレスレジスタ１１へ読み込
まれ、対応する割り込み処理プログラムをアドレスする
ために使用される。
以上のように、本発明によればプロセッサＩＣと周辺制
御装置ＩＣとの間のハス・−・フタ−割り込み方式によ
るインターフェースかベクター読み取りタイミングの点
で不整合であっても、ハスザイクル再実行機能を利用す
る極めて簡単な手段により、容易にタイミングの整合を
図ることができ、システム構成上の柔軟性を増大させる
ことができる。
御装置ＩＣとの間のハス・−・フタ−割り込み方式によ
るインターフェースかベクター読み取りタイミングの点
で不整合であっても、ハスザイクル再実行機能を利用す
る極めて簡単な手段により、容易にタイミングの整合を
図ることができ、システム構成上の柔軟性を増大させる
ことができる。
第１図は本発明の１実施例の構成図、第２図は従来例の
説明図、第３図はプロセッサと周辺制御装置とが整合し
ている場合のベクター読み取りの動作タイミング図、第
４図は周辺制御装置が複数回の割り込みアクノリッジサ
イクルを必要とする場合のベクター読み取りの動作タイ
ミング図、第５図は第１図の実施例の動作タイミング図
である。 図中、１はプロセッサ、３は周辺制御装置、１０（ｊ割
り込み制御回路、１１はへクターアトレスレンスク、１
２は割り込みアクノリッジフラグ、１３はタイマー、」
４ば−・ククー発生回路を示す。 特許出願人 バナファコム株式会社 代理人弁理士 長谷用 車席（外１名）オ １ 目 オ ２ 図
説明図、第３図はプロセッサと周辺制御装置とが整合し
ている場合のベクター読み取りの動作タイミング図、第
４図は周辺制御装置が複数回の割り込みアクノリッジサ
イクルを必要とする場合のベクター読み取りの動作タイ
ミング図、第５図は第１図の実施例の動作タイミング図
である。 図中、１はプロセッサ、３は周辺制御装置、１０（ｊ割
り込み制御回路、１１はへクターアトレスレンスク、１
２は割り込みアクノリッジフラグ、１３はタイマー、」
４ば−・ククー発生回路を示す。 特許出願人 バナファコム株式会社 代理人弁理士 長谷用 車席（外１名）オ １ 目 オ ２ 図
Claims (1)
- ハス・ベクター割り込み機能およびバスサイクル再実行
機能をもつプロセンサと周辺制御装置とをそなえ、プロ
セッサは１度のハスサイクルでベクターを読み出すこと
が可能であ為が周辺制御装置は複数回のハスサイクルを
必要とする計算機システムにおいて、周辺制御装置から
の割り込み信号に応答してプロセッサがバスサイクルを
′開始し割り込みアクノリッジ信号を発したとき、周辺
制御装置はハスサイクル再実行指令信号により応答し、
プロセッサにバスサイクルを再実行させる過程を上記複
数回だけ繰り返させることを特徴とする割り込み処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10556284A JPS60250455A (ja) | 1984-05-24 | 1984-05-24 | 割り込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10556284A JPS60250455A (ja) | 1984-05-24 | 1984-05-24 | 割り込み処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250455A true JPS60250455A (ja) | 1985-12-11 |
| JPH0125095B2 JPH0125095B2 (ja) | 1989-05-16 |
Family
ID=14410976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10556284A Granted JPS60250455A (ja) | 1984-05-24 | 1984-05-24 | 割り込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184541A (ja) * | 1986-02-10 | 1987-08-12 | Hitachi Ltd | データ処理装置の割り込み処理方法 |
| JPS63155972U (ja) * | 1987-04-01 | 1988-10-13 |
-
1984
- 1984-05-24 JP JP10556284A patent/JPS60250455A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184541A (ja) * | 1986-02-10 | 1987-08-12 | Hitachi Ltd | データ処理装置の割り込み処理方法 |
| JPS63155972U (ja) * | 1987-04-01 | 1988-10-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0125095B2 (ja) | 1989-05-16 |
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