JPS60250746A

JPS60250746A - 統合デイジタル・ネツトワ−ク

Info

Publication number: JPS60250746A
Application number: JP60089080A
Authority: JP
Inventors: ジヨン・キヤレイ・ベラミ
Original assignee: United Technologies Corp
Current assignee: RTX Corp
Priority date: 1984-04-26
Filing date: 1985-04-26
Publication date: 1985-12-11
Also published as: EP0175631A2; AU580594B2; US4612634A; CA1230662A; EP0175631A3; EP0175631B1; AU4167685A; DE3587114D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 °技術分野本発明は通信システムに関し、さらに詳しくは音声、デ
ータおよび制御信号同時システム通信を実現するための
システムに関する。

背景技術増大するビジネスの効率の重要性は、局所的な情報の取
り扱いおよび通信機能の自動化の重要性を強調する。こ
れらの領域のそれぞれを強化することが、当事者間にお
けるより高速な情報の処理を可能にするために必要であ
ると考えられる。このことは、音声通信およびデータ通
信の両方がビジネス当事者間で高能率な態様で（時間と
正確性との両方の面で）行われることを可能にすること
を含む。加つるに、能率的な建物管理の中央制御、例え
ばエレベータの診断監視、火災および安全、温度および
空気の質の制御等、を提供することが必要となっている
。中央ＨＶ　Ａ　Ｃ（ｈｅａｔｉｎｇ、ｖｅｎｔｉｌａ
ｔｉｎｇ、ａｎｄ　ａｔｒｃｏｎｄｉｔｉｏｎｉｎｇ−
暖房、換気および空調）制御は、周囲条件が異なる１つ
の建物の全体に渡って均一な環境を作り、エネルギ資源
の効率的な保護を可能にする。

現在は、これらの様々な機能は、複数の装置の組み合わ
せによって得られている。ローカル・エリア・ネットワ
ーク（ＬＡＮ）は、ＬＡＮの構内ステーションに接続さ
れたコンピュータ・ベース情報機器間の情報転送、典型
的には大量のデータ転送を実現する。構内交換（ＰＢＸ
）デジタル電話システムは、低速から中速の音声・デー
タ同時通信を提供する。建物環境側ｍｖａ器もまた典型
的にはスタンド・アロン・システムであり、中央制御装
置と遠隔制御装置との間に専用配線を有している。ある
場合においては、環境制御は、ＰＢＸのデータ処理能力
を犠牲にしてデジタル電話システムに統合される。すな
わち、環境制御信号がＰＢＸの制御信号ビットに転送さ
れたところで、該情報は音声伝送に対するＰＢＸの使用
可能度を制限する。すなわち、音声伝送が制御システム
伝送と時分割されなければならない「ふさがった」マト
リックスを生じさせる。

最後に述べると、必要な時、必要な場所に前記機能（音
声、データ、および環境制御）のそれぞれを提供する柔
軟性を持つことが望ましい。このことは、既存の建物に
おいては、しばしば不可能である。新築中に設備される
システムでも、システムの相互接続配線は、将来のユー
ザーの要求に耐えられるように計画されなければならな
い。最初に余分な能力を設けておかないと、大概の場合
、後にシステムの能力を拡張することは不可能である。

発明の開示本発明の目的は、システムのネットワーク中で、音声、
データおよび建物環境制・御信号の同時通信を可能にす
る通信システムを、統合ディジタル・ネットワーク（＋
ｎｔｅｇｒａｔｅｄｄｔｇ＋ｔａ＋　ｎｅｔｗｏｒｋ。

ＩＤＮ＞として提供することである。本発明の他の目的
は、音声、データおよび建物制御信号の分配に際し、後
で設備を変更することを容易に許す柔軟なアーキテクチ
ャ−を持つ１ＤＮを提供することである。本発明のさら
にもう１つの目的は、既存の電話相互接続配線を通して
既存の建物構造に設置するための、音声、データおよび
建物制御信号同時通信［ＤＮを提供することである。

本発明によれば、ＩＤＮは、マトリックス・スイッチと
、前記マトリックス・スイッチとユーザー機器との間で
音声、データ、ＩＤＮ制御信号、および建物制御ディジ
タル信号を交換するための複数のユーザー信号ボートと
を含む。前記音声、データ、ＩＤＮ制御信号および建物
制御ディジタル信号は、各ＩＤＮサンプル時間間隔にお
いて各ユーザー・ボートから得られる各型式の１個のサ
ンプルを含む。ＩＤＮは、さらに各サンプル時間間隔の
ユーザー・ボード（のディジタル信号のサンプルを、ユ
ーザーボートとこれより少ない複数のマトリックス信号
ボートとの間で交換を行うために、共通の信号型式で、
複数ビット・チャネル信号に組み合わせるための伝送シ
ステムを有している。前記マトリックス・スイッチは、
１またはそれ以上のユーザーボートから前記伝送システ
ムを通して各マトリックス・ボートで受け取られた各チ
ャネル信号を、伝送システムを通して１またはそれ以上
のユーザー・ボートに戻すために、同じマトリックス・
ボートおよび他のマトリックス・ボートに相互接続する
。

さらに本発明によれば、前記ユーザー・ボートは、ユー
ザーの音声、データおよびＩＤＮｌ１１ｔｌｌｌ情報に
応答するステーション信号ボートと、建物制御信号に応
答する制御ボートとを有している。さらに本発明によれ
ば、前記伝送システムは、それぞれステーション信号ボ
ートのクラスタおよびユーザー・ボートの関係のあるグ
ループのＩＩｌ達する制御ボートに応答する、前記マト
リックス・スイッチとの交換により各ボートからのディ
ジタル信号サンプルをチャネル信号に集中させるための
複数のステーション・マルチプレクサ／デマルチプレク
サ回路を含む。さらに本発明によれば、このような音声
、データ、ＩＤＮ制御信号、および建物制御チャネル信
号は、マトリックス・スイッチによって前記ＩＤＮユー
ザー・ボートとマトリックス信号ボートとの間で切り替
えられ、前記マトリックス・スイッチはこのようなＩＤ
Ｎ信号の任意の１つを、このようなＩＤＮボートの任意
の１つに接続するように制御され得る。

本発明の統合ディジタル・ネットワークは、ＩＤＮステ
ーション・マルチプレクサによってサービスされるＩＤ
Ｎステーション間における音が、データ、ＩＤＮ制御信
号および建物制御信号同時通信のための、ディジ々ルの
、パルス符号変調（ＰＣＭ＞情報を扱うシステムである
。ＩＤＮの制御信号情報は、ユーザーの機器およびＩＤ
Ｎのオーバーヘッド操作を制御するために使用される。

１、ＤＮのステーション・ボートに接続された音声およ
びデータ信号は、中央マトリックス・スイッチを通して
他のＩＤＮ信号ボートまたは外部の公衆ネットワークに
相互接続される。ＩＤＮへの信号源、すなわち付属ステ
ーション機器は、音声電話機器、コンピュータ情報シス
テムおよび周辺装置、並びにＩＤＮシステムの管理およ
び診断を可能にするデータ・ターミナルを含む。

全てのＩＯＮ信号情報、すなわち、ＩＤＮＩＩｉｌＩｍ
情報に加つるに、音声、データおよび建物制御信号は、
システムを通しての伝送のために、前記マトリックスを
通して切り替えられる。このことは、個々のユーザーの
応用を満足するＩＤＮ信号情報経路を構成するに際して
最大限の柔軟性を可能にする。同様にして、本ＩＤＮは
、ステージ」ン・ボート信号をＴＤＮマトリックスへ伝
送するべく高位の多重化信号に組み合わせるために、複
数のレベルの多重化を使用する。これは、中央７１へリ
ックスから遠く離れて行われ、柔軟であるので、必要な
場所に任意数のステーション・ボートを設置することを
可能にする。

本発明のこれらの目的および他の目的、特徴、並びに利
点は、添附図面に示された本発明の最良の実施例につい
ての以下の詳細な説明に照らせば、より明らかになるで
あろう。

実施例まず第２図を参照すると、ＩＤＮ３０の単純化された図
解において、主要セグメントは、信号多重ボート３３〜
３５を有する中央マトリックス・スイッチ機器３２と、
ＩＤＮステーション・ボート３７〜３９から前記マトリ
ックスの多重ボートへ信号情報を転送するための信号伝
送システム３６と、付１１ＤＮステーション機器４０と
を有している。前記ボート接続機器は、ステーション機
器、すなわちチルセット（ｔｅｌｓｅｔ）　４２　（音
声および／またはデータ）と、コンピュータ機器４３（
コンピュータ周辺装置およびデータ端末）とを、公衆ネ
ットワーク結合４４（公衆中央局スイッチへの中継線）
に加えて有している。種々の形式のボート機器が、付属
装置の信号フォーマットをＩＤＮステーシミンボートの
フォーマットに翻訳するデータ・インタフェース・モジ
ュール（Ｄ　［Ｍ）を通してＩＤＮに接続される。中央
機器マトリックス３２は、付属装置をステーション・ボ
ートにおいて相互接続しており、伝送システム３６は中
央マトリックス３２の多重ボートへ呈示するためにステ
ーション・ボート信号の信号多重化を行う。

［ＤＮの基本的な概念は、汎用のトランスペアレントな
ディジタル・チャネルである。ＩＤＮステーション・ボ
ートは、音声およびデータステーション機器をＩＤＮに
接続するための拠点である。

各ステーション・ボートは８８ＫＢＰＳの信号を供給さ
れ、この８８ＫＢＰＳの信号は６４　ＫＢＰＳのメツセ
ージ・チャネル（ユーザーが音声またはデータを選択で
きる）と、８ＫＢＰＳの補助データ信号（前記６４ＫＢ
ＰＳの信号と同時のデータ伝送のためのものである）と
、ボート接続ステ−ション機器のＩ　Ｄ　Ｎ　Ｍ御のた
めの８ＫＢＰＳ信号と、クロック回復のための８ＫＢＰ
Ｓの５ＴＡＲＴビツトとに分配されている。

前記ステーション−ボートは、ステーション・マルチプ
レクサ（ＳＭＸ）によって、クラスタ（ＣＩＬＩＳｔｅ
ｔｒ　）でサービスされる。基本クラスタは３個のボー
トを有し、この基本クラスタの多重化でより高い集中化
が得られる。第３図の、伝送システム３６の単純化した
図解は、基本ステーション・ボート・クラスタ４６を示
す。各ボート４７〜４９は、関連するディジタル信号ル
ープ（ＤＳＬ）５２〜５４を通して、３個のステーショ
ン・ボートを有するステーション・マルチプレクサ（８
ＭＸ３　）５０へ（から）情報を送出する（受は取る）
。各ＤＳ１５２〜５４は、２対の線を有しており、その
うちの１対はス′チージョン・ボート間のディジタル通
信のためのものであり、もう１つの対はボート付属ステ
ーション機器へ電力を供給するためのものである。ＤＳ
１５２〜５４は、信号の「パケット］伝送によって８８
ＫＢＰＳのステーション信号を供給する全二重ループで
ある。

すなわち、直列ディジタル信号ビットの離散的なバース
トが、８ＫＨｚのピンポン方式のプロトコルでステーシ
ョンＩＶＨＪＸと付属ステーション機器との間で交換さ
れる。

各パケットは、５ＴＡＲＴ　（Ｓ）ビット、ＩＤＮ制御
ビット（Ｃ）、８個の音声メツセージ・ビット（Ｄｏ〜
Ｄ７）およびデータ・ビット（Ｅ）の１１ビツトである
。前記バーストのビット伝送速度は２５６ＫＨ２である
。第４図の図解（ａ）は、ＤＳＬ５２〜５４のビンボン
方式のフォーマット、すなわちＳＭＸで受け取られるパ
ケット（入力バースト）５６およびＳＭＸから送出され
るパケット（出力バースト）５８を示す。

８８ＫＢＰＳの信号を各ステーション・ボートへ供給す
るのに加えて、各クラスタのＳ　Ｍ　Ｘ　３は、５ＭＸ
３に随伴する制御ボート６０（第３図）において、１個
の８ＫＢＰＳの建物制御（Ｘ）信号を供給する。

ＩＤＮのアーキテクチャにおいて、前記ＳＭＸはＩＤＮ
伝送システム階層における基本的な信号多重化レベルで
あり、前記マトリックスから遠隔に位置され得る。同様
にして、前記Ｏ８’Ｌは、ＳＭＸがその最長距離に至る
までのどんな距離にでも位置されることを許す許容最長
ラインを有している。このことは、暖房、換気および空
調（ＨＶＡＣ）機器のような無関係に制御される装置の
ための８ＫＢＰＳの建物制御信号の使用を最適化するよ
うにユーザーが位置を選択できるようにする。

ＩＤＮは、３個の８８ＫＢＰＳのステーション・ボート
信号の各々に対して１個（すなわち各ボート・クラスタ
に対して１個）の８ＫＢＰＳの制御ボート信号を供給す
る。

５ＭＸ３は、５ＴＡＲＴビツトを取り除き、３個の８０
ＫＢＰＳの情報信号と、８ＫＢＰＳのＸビット信号と、
クロック回復の８ＫＢＰＳのＦＲＡＭＥ　（Ｆ）ビット
とを、ディジタル多重ループ（ＤＭＬ＞６１を通して、
関連するＩＤＮ伝送システムの高位のチャネル・マルチ
プレクサ（ＣＭ・ストリームに多重化する。前記５ＭＸ
３は、前記ステーション・ボートおよび制御ボートへ呈
示するために、ＣＭＸからの同一のフォーマットとされ
た２５６ＫＢＰＳの信号を分解（ｄｅｍｕｌｔｉｐｌｅ
×）する。前記ＤＭＬは、分離された対の配線で各方向
に同期直列ビット伝送を行う全二重伝送リンクである。

前記多重化２５６ＫＢＰＳ信号は、３個の６４ＫＢＰＳ
のメツセージ・ビット・チャネル（音声および／または
データ）を含むので、前記多重化信号ループはＤＭＬ３
と称される。

前記ＯＭＬ３のフレーム・フォーマットは、第４図の図
解（ｂ）に示され、ステーション・ボート４６〜４８（
第３図）の８０ＫＢＰＳの情報信号は、チャネルＯ〜２
と指称されている。前記ＤＭＬ３のフレームは、ざらに
ＦＲＡＭＥ　（Ｆ）ビット６２および制御ボート＜Ｘ＞
ビット６３を含んでいる。ここに示されているように、
ステーション情報信号はボート・インターリーブされる
。

すなわち、各ボートの１０個の情報ビットは、グ＋＋、
−＝ｔＬ−ｄ＋１＋Ｍｅｈ　＆ｒｌｌｕｌ　’Ｊ　／Ｆ
’＋”７１／　Ｉ、１−１２５６ＫＢＰＳのデータ伝送
速度に対して１２５マイクロ秒のフレーム間隔で、合計
３２ビツトを有する。

前記２６５ＫＢＰＳのＤＭ１３信号は、前記マトリック
スへ呈示するための高位の（より速いビット伝送速度）
信号を提供するために、他の信号と一緒に多重化される
。第１図の最良の実施例において後述されるように、Ｉ
ＤＮ多重ボート信号は２．０４８ＭＢＰＳ１−ｔｉ５６
゜コレハ、ＣＭＸ（７）膜構成によって達成される。第
３図に示される１つの構成においては、ＤＭＬ３６１は
６チヤネルＣＭＸ　（０ＭＸ６　）６６で第二のＤＭＬ
３６４と多重化され、そして前記ＣＭＸ６６６は第４図
の図解（Ｃ）に示されるように、合計５１２ＫＢＰＳの
ＤＭＬ６信号６８を供給する。ＤＭＬ６のフレーム・フ
ォーマット７０は、２つのＤＭＬ３信号のビット・イン
ターリ−ピングを意味する。両方のＤＭＬ３信号のＦＲ
ＡＭＥ　（Ｆ）ビットは、一対のＦＲＡＭＥビット７１
．７２になり、これらのＦＲＡＭＥビットは指定された
フレーミング・シーンケンスに従って１２５マイクロ秒
のサンプル・フレーム毎に変化する。同様にして、偶数
のメツセージ・チャネル（０，２，４）および奇数のメ
ツセージチャネル（１，３，５＞は、ビット・インター
リーブされ、Ｘビット７３．７４も同様にビット・イン
ターリーブされる。代替構造として、６チヤネルＣＭＸ
、例えば５ＭＸ６７５がステーション・マルチプレクサ
として使用されることができ、この５ＭＸ６７５は６個
のＤＳＬステーション・ボートからなる１グループを２
個の制御ボート信号（制御ボート７６．７７）を伴うＤ
ＭＬ６信号に直接多重化する。

前記ＤＭＬ６信号は、１２チャネルＣＭＸ　（０ＭＸ１
２）７９で、第２のＤＭ１６信号７８と多重化され、第
４図の図解１）のフレーム・フォーマット８１を有する
１、０２４ＭＢＰＳのＤＭＬ１２信号８０を供給する。

このＤＭＬ１２信号は、２つのビット・インターリーブ
されたＤＭＬｆ＋信号として示される。代りとして、前
記ＣＭＸ１２は、ＤＭＬ１２を４個のビット・インター
リーブされたＤＭＬ３信号（４個のＤＭＬ３信号入力を
持つ１２チャネルＭＵＸ８２）として供給してもよい。

４個のＤＭＬ１２フレーミング・ビット８３は、連続す
る奇数番号のフレームにおいて一斉に交番する。前記Ｄ
ＭＬ１２は、４個の制御ボートＸビット８４（３個のメ
ツセージ・チャネル毎に１個）を含む。

次に、０ＭＸ１２は、２４チャネルＣＭＸ　（０ＭＸ２
４）で、第二のＤＭＬ１２信号８６と多重化されて２．
０４８ＭＰＢＳのＤＭＬ２４信号をライン９０を通して
多重ボート５０へ供給すφ。低位のＤＭＬ信号における
のと同様に、ＤＭＬ２４は、２個のＤＭＬ１２信号、４
個のＤＭＬ６信号または８個のＤＭＬ３信号のいずれか
の組み合わせを意味する。８個のＤＭＬ３の代替例が０
ＭＸ２４９１によって示されている。第４図の図解（ｅ
）によって示されるＤＭＬ２４信号９２は、伝送システ
ム３６のうちの最高速ビット伝送速度の多重化信号であ
る。前記ＤＭＬ２４信号９２は、バイト・インターリー
ブされたフォーマットとされており、２４個の８ビツト
・メツセージ・チャネル（Ｃ）１０−ＣＨ２３）、３．
個の合成８ビツト制御（Ｃ）チャネル９４〜９６．３個
の合成８ビツト補助データ（Ｅ）チャネル９８〜１００
．１個の合成８ビツト制御ボート（Ｘ）チャネル１０２
、および１個の合成８ビツト・フレーミング（Ｆ）チャ
ネル１０４を有している。合計３２個の６４ＫＢＰＳチ
ヤネルが、各ＤＭＬ２４のフレームにある。

第１図はＩＤＮ３０の最良の実施例を示し、この実施例
は、ＩＤＮのアーキテクチャ−の説明を容易にするため
に仮想線によって区分された、中央機器マトリックス３
２と、伝送システム３６と、付属ステーション機器４０
とを有している。１つの最良の態様では、中央機器マト
リックス・スイッチ１１０（第１５図に関して詳細に記
述されている）は、１６個のマトリックス・スイッチ信
号ボート（０〜１５）において１６個のＤＭＬ２４信号
からの５１２個の６４ＫＢＰＳのチャネル信号を切り替
える。第１図は２個の前記スイッチボート１１１，１１
２のみを示している。最良の態様の伝送システム３６は
、基本ボート・クラスタ、すなわち３個のチャネルＳＭ
Ｘ（１１３，１１４）として選択されており、このクラ
スタは、ステーション・ボートＤＳＬ入力１２０および
制御ボート信号１２２，１２３を多重化したものをスイ
ッチ信号ボルト１１１に供給するために、ＤＭ　Ｌ３リ
ンク１１５，１１６を通して２４チャネルＣＭ×１１７
に接続されている。この組み合わせは、ステーションＭ
ｕＸへのＤＳＬ入力のグループの集中を最も少なくする
ことを可能にする基本的な伝送システムの構成を与える
。しかしながら、ユーザーの要求を満足するために、必
要に応じて第３図に示されたステーション・マルチプレ
クサとチャネル・マルチプレクサとの組み合わせのどれ
もが使用可能であることが理解されなければならない。

公衆ネットワークへのＩＤＮの接続は、ディジタル信号
ＩＤＮを在来の公衆ネットワークの電話中Ｉ！線とイン
タフェースする中継線カード１２８゜１３０を通してな
される。前記中継線カードは、グランド・スタート（Ｇ
Ｓ）、ループ・スタート（ＬＳ）　、ダイレクト・イン
ワード・ダイヤル（ＤＩＤ＞並びに２線おＪ：（Ｆ４１
１ｍＥ＆Ｍ中１１線にインタフェースする能力を備えて
いる。各中継線カードは、３本の入力中継線１３２，１
３４にサービスを行い、ライン入力をＩＤＮのディジタ
ル・フォーマットに変換する。中継線ディジタル信号入
力は、次にＤＭＬ３のフォーマットへ多重化され、ＤＭ
Ｌ３のライン１３６．１３８を通して２４チｔネルＭＬ
ＪＸ　（０ＭＸ２４）１４０と交換される。そして、こ
の０ＭＸ２４１４０は、前記中継線ディジタル信号入力
を、後述するＩＤＮフィーチャー・カード１４２および
ＩＤＮ呼プロセッサ・カード１４４から０ＭＸ２４への
他の入力と一緒に、多重化して多重ボート１１２へのＤ
ＭＬ２４のストリームとする。第５図は、第１図のステ
ーション・ボート１２０から伝送インタフェースを通し
て多重ボート１１１へのＤＳＬ、ＤＭＬ信号のフォーマ
ツティングを示す。５ＭＸ３１１３のチャネル０．８．
１６で受け取られたＤＳＬ信号が、ステーション・ボー
トのパケット１４６〜１４８によって示される。ステー
ション・ボートへの出力信号は仮想線で示されている（
チャネル０．８に対するパケット１４９〜１５０）、１
ｌＪＩＩｌボートＸビツト１５２もまた示されている。

各メツセージ・チャネル・パケットは、スタート・ビッ
トに加えて１０ビツトの音声、データおよび制御情報を
含んでいる。ＤＳＬの伝送プロトコルにおいて、スター
ト・ビットは５ＭＸ３　（およびボート・ステーション
機器〉によってデータ・パケット受は取りのクロック回
復のために使用される。各パケットは、１２５マイク、
０秒のマイナーフレーム１５４毎の中で交換（出力／入
力）される。最良の実施例において、ＤＳＬのライン長
は、ステーション・ボートと５ＭＸ３との間における信
号伝播遅延を除去するために、選択されたある最大長、
典型的には４００フイートに制限される。

前記５ＭＸ３　＋７）信号Ｇｔ５イン１１５Ａ、　１１
５Ｂを通して、ＣＭ　Ｘ　２４へ（から）送出される（
受は取られる）。前記ＤＭＬ３信号１５６は、ＤＳＬの
ボート・チャネル０，８．１６　（１５８〜１６０）、
建Ｉ制御９Ｘピッ）１６２Ｊ５Ｊ：ｔＦＦＲＡＭＥピッ
ト１６４を含んで合計３２ビツトで、ボート・インター
リーブされる。チャネル・マルチプレクサ（ＣＭＸ）１
１７は、８個のＤＭＬ３信号を２．０４８ＭＢＰＳのビ
ット伝送速度を有するＤＭＬ２４信号１６６に多重化す
る。前記ＤＭＬ２４は、バイト・インターリーブされる
。メツセージ・チャネル・バイト（各ＤＳＬチャネル１
６８〜１７０の選択可能な音声およびデータ・ビットＤ
ｏ−Ｄ　７）は、３個の合成ＦＲＡＭＥバイト１７２．
３個の合成制御バイト（例えば、１７３）、３個の合成
補助データ・バイト（例えば、１７４）および１個の合
成Ｘバイト１７５とインターリーブされる。このことは
、合計３２個の６４ＫＢＰＳ信号チャネルで、そのうち
の２４個はメツセージ・チャネルということになる。

８ＭＸ３からＣＭＸへ＋７）ＤＭＬ３信号ハ、ディジタ
ルの２相ＡＭＩ（オルタネート・中−り・インバーテツ
ド−＾１ｔｅｒｎａｔｅ　Ｍａｒｋ　Ｉｎｖｅｒｔｅｄ
　）　）信号フォーマットで符号化される。前記ＡＭＩ
ディジタル信号は、ＣＭＸから供給される直流電源電圧
信号（ＶＢ）に重畳される。ＣＭＸからＳＭＸへのＤＭ
１３信号は、ＡＭＩコードの代りに、ＣＭＩ（コード・
マーク・インバーテツド・・・Ｃｏｄｅ　Ｍａｒｋ　Ｉ
ｎｖｅｒｔｅｄ）フォーマットで符号化される。このこ
とは、０ＭＸクロックの５ＭＸ３回復を可能にする強力
なりＭＬクロック信号コードを提供する。

第６図は０ＭＸ１１７のブロック図である。ＤＭＬ３人
力／出力インタフエース１８０は、８個のＤＭ１３人力
および出力信号（ライン１１５Ａ。

１１６Ａ、１１５Ｂ、１１６Ｂ＞を受ける。入力ＤＭＬ
３信号は、入力パルストランス１８２，１８４を通して
交流結合される。前記トランス１８２．１８４は、直流
電圧を阻止し、ＤＭＬ３信号が前記トラ゛ノスの二次側
へ通過することのみを許す高いコモン・モード除去比を
備えている。

各トランスの二次側に接続されたバイアス抵抗網１８６
，１８８は、伝送ラインを終端させ、入力信号をＤＭＸ
回路に対するコモン・モード電圧範囲にバイアスする。

バイアスされたＤＭ１３信号は、高い周波数のノイズを
除去するために、ローパスフィルタ１９０．１９２を通
して結合されて、ＡＭ［−単極性（八ＨＩ−ｔｏ−ｕｎ
ｉｐｏｌａｒ　）　ｍｌンバータ１９４．１９６に呈示
される。前記コンバータは、多重化のために、ＡＭ［両
極性信号を単極性の零復帰（ＲＺ）フォーマットに変換
する。次に、８個のＲＺ方式のＤＭＬ３信号は、第７図
に関して詳述される集積回路（Ｉｃ）のマルチプレクサ
（ＭＵＸ）であるＭＵＸ２００にライン１９８を通して
呈示される。

前記出力ＤＭＬ３信号（８ＭＸ３への出力）は、前記Ｍ
ＵＸから出力ライン２０２上に呈示される。

この出力信号もまた符号化されるが、この符号化はコー
ド・マーク・インバーテツド（ＣＭ　Ｉ　）フォーマッ
トにおいて行われる。ＣＭＩ信号は高い周波数成分を有
しているので、それらの信号は２゜０ＭＨｚのカットオ
フ周波数を有するローパスフィルタ２０４，２０６を通
して濾波される。これは、２５６ＫＨ７の基本周波数と
３個の奇数調波数が通過することを許す。濾波された信
号は、出力パルス・トランス２０８．２１’Ｏに呈示さ
れる。

前記ＳＭＸは、入力パルス・トランスの一次側のセンタ
ータップと出力パルス・トランスの二次側とを０ＭＸ電
源２１１（典型的には、直流２８Ｖ）の相反対する極に
接続することにより、直流電源をＣＭＸから受ける。コ
ンデンサ（典型的には、０．１マイクロフアラツド）２
１２．２１４が、トランスの直流飽和を避けるために、
各出カドランスの一次側に挿入されている。出カドラン
スの二次側は、戻りＤＭＬ３伝送ライン（１１５Δ。

１１５）に結合されている。

ＤＭＬ２４ラインは、ＤＭＬ３と同様に、ＤＭＬ２４伝
送ラインの長さに応じて、Ｉ１０インタフェース２１６
を通して接続されてもよい。もしＣＭＸがＩＤＮ中央機
器内にあれば、ＤＭＬ２４は符号化される必要もないし
トランス結合される必要もない。しかしながら、長いＤ
ＭＬ２４のライン長が減衰およびＷｌａ妨害（ＥＭＩ）
による信号ノイズを受ける。そして、ＤＭＬ３と同様に
ＤＭＬ２４を差動信号に符号化することが好ましい。Ｄ
Ｍ１２４信号は、ライン２１８，２２０を通してマトリ
ックス・ボート１１１へ供給される。

チャネル・マルチプレクサ・アセンブリー１１７は、さ
らにランダム・アクセス・メモリ（ＲＡＭ）２２２を含
み、このＲＡＭ２２２は、ＭＵＸ回路２００と組み合わ
さって、ＤＭＬ２４のラインとＤＭＬ３のラインとの間
の多重化および分解（ｄｅｌｌｌｕｌｔｉｐｌｅＸＩｎ
ｌｌ）　＠能のすべてを備えティる。

第７図は、ＭＬＩＸのＩＣのアーキテクチャ−のシステ
ム・ブロック図である。ＭＵＸは、ＤＭＬ２４の入力信
号を中央マトリックスからライン２１８を通して直並列
変換シフトレジスタ２３０にロードする。ＤＭＬ２４の
全フレームが各チャネルバイト毎に、ＭＵＸデータバス
２３２を通して外部ＲＡＭメモリ２２２（第６図）にロ
ードされる。各チャネルバイトのＲＡＭのアドレスは、
前記ＲＡＭに９ビツトのアドレスを与える内部ＭＵＸカ
ウンタ／アドレス発生器によって発生される。この９ビ
ツトのアドレスは、双安定素子２３４およびダウン−カ
ウンタ２３６において、ＩＤ’Ｎシステムクロック（第
１図）からの４．０９６Ｍｚ信号をダウンカウントする
ことによって得られる。カウンタ・クロック信号の８個
はレジスタ２３８においてバッファされ、ＲＡＭ２２２
のアドレス入力へ呈示するために、バイト・フォーマッ
トでＭＵＸアドレスバス２４０へ読み出されるｄ第９番
目のアドレス・ビットは、５個のクロック位相信号（Ｐ
１〜Ｐ４　、　Ａ８　）を供給するために４．０９６Ｍ
Ｈｚの入力をダウンカウントする位相発生器回路２４２
によって供給される。ライン２４４のへ８クロック信号
は、９ビツトのアドレスを提供するためにアドレスバス
のバイトとともにＲＡＭへ送られる。書き込み許可信号
がタイミング発生論理２４８によってライン２４６を通
してＲＡＭへ供給されて、各データ・バイトへの書き込
みを許す。

ＭＵＸは、ＤＭＬ２４信号に関するフレーミングを達成
したならば、入力ＤＭＬ２４のデータをロードする。フ
レーミングは、１個のマスターフレーム（８個の１２５
マイクロ秒フレームン上の合成ＦＲＡＭＥバイト（１７
２、第５図）のフレーミンク・パターンがＭＬＩＸフレ
ーム検出回路の２５０の内部カウンタに一致したときに
達成される。

第８図は１個のマスターフレーム２５６の８１ｉ１のＤ
ＭＬ２４フレーム２５４に対するフレーミングパターン
２５２を示す。マスターフレーム（マイナーフレーム３
，４，６．７）のＰ、Ｑ、ＲおよびＳ　ＦＲΔＭＥバイ
ト（２５７〜２６０〉は、どんな状態でもよく、ＭＬＩ
Ｘの７レーミングに影響しない。フレーミング・パター
ンが正しく検出されたとき、ＭＵＸは「ハードロック」
状態（２６２、第９図の状態図）になり、ＭＵＸは入力
および出力ＤＭＬ３のデータ並びに入力および出力ＤＭ
Ｌ２４のデータの多重化および介解を行う。これは、正
常な動作状態であり、この間は、以下に記述されるＭＵ
Ｘのオーバーヘッド操作機能のためにＰ、Ｑ、Ｒ，Ｓバ
イト（チャネル）が使われる。

もしＭＵＸが３個の連続する間違ったフレーミング・パ
ターン（フレーム・エラー２６４〜２６６、第９図）を
検出すると、ＭＵＸはプロセス上、ハードロック状態か
ら抜は出て、「ソフトロック」状態（２６８，２６９）
を通過して［ハードアンロック状態Ｊ２７０（第９図）
に入る。ＭｔＪＸは、３個より少ないフレームエラーを
検出したとき、ソフトロック状態になる。そして、この
状態では、ＭｔＪＸは機能的には前記ハードロック状態
と同様に動作する。３番目のエラーのときに、フレーム
回路（２５０、第７図）はハードアンロック状態（ＨＩ
ＪＳＡＤＶ出力）を開始し、ＣＭＸにＤＭ”Ｌ３、ＤＭ
Ｌ２４をディスエーブルさせ、ＤＭＬ２４出力をロウ、
ＤＭＬ３出力をハイに保持する。ＭＵＸはまた、以下に
述べる選択されたＣＭＸの機能をリセットする。前記Ｃ
ＭＸの機能は、ＤＭＬ２４のループ・バックをディスエ
ーブルすること（もしイネーブルされているなら＞、Ｐ
、Ｑ、Ｒ，Ｓチャネル・コマンドに応答しないこと、お
よびＲＡＭ（２２２、第６図）における８個全てのＤＭ
Ｌ３のオフセット位置を零にリセットすることを含む。

ＣＭＸは、直ちにパターンに照して、各マスターフレー
ムをサーチすることによって再びフレーミングを骨よう
とする。

ＭＵＸの内部カウンタ（２３６、第７図）は、入力ＤＭ
Ｌ２４データ・ストリームに対して「外れる」ことを許
される。すなわち、該カウンタは、ハードロック状態外
で誤ったパターンが検出される毎に、ＤＭ１２４ピット
（２４４ナノ秒）の半分の開停止する。１個の正しいフ
レーミンク・パターンが到来すると、ＭｔＪＸはハード
ロック状態に戻り、正常動作を再開する。

ＣＭＸはまた一時的な記憶のために、ＤＭＬ３の入力デ
ータをライン１９８を通してをＲＡＭに書き込む。ＤＭ
Ｌ３ライン（ＤＭＬ３　（０）からＤＭＬ３（７））は
、ＤＭ１３人カイシカインタフェース２フ２図）に受け
入られる。各ＤＭＬ３の入力信号は、ビット当り８回サ
ンプルされる〈サンプルレート２．０４８ＭＨ２）、各
サンプル値はリアルタイムで書き込まれ、バス２３２を
通してＲＡＭに送られる。カウンタ２３６．２４２は、
９ビツトの書き込みアドレス（バス２４０およびライン
２４４）を供給する。個々のＤＭ　Ｌ３のルー／長は、
選択された最大距離に至るまでの間で変化するから、Ｃ
ＭＸへのＤＭＬ３信号の到着時間は伝播遅延によって異
なる。２．０４８ＭＨｚのサンプルレートは、個々のＤ
ＭＬ３の遅延を検出し、それぞれに対して「ライン長調
節」遅延値を設定するために、高分解能を提供する。

第１０図の図解（ｂ　）　、（ｃ　）　、（ｄ　）　ハ
、３個の入力ＤＭＬ３信号を示し、これらの信号は図解
（ａ）の出力ＤＭＬ３信号に比較して著るしく高い伝搬
遅延を有している。図解（ｅ）はＣＭＸのサンプルレー
トを示す。５００フイートまでのライン長で、最大約１
６マイクロ秒の遅延がＤＭ３人力到着の実時間に加算さ
れる。また、より長いラインに対しては、対応してより
少ない遅延が加算される。フレーム−の開始の後、すな
わち全ての０Ｍ１３人力がＲＡＭに格納された後、ＣＭ
Ｘは、出力ＤＭＬ２４のメツセージ・チャネルの定式化
を１６マイクロ秒の間遅らせる。

この遅延は、ＤＭ１３人カおよびＤＭＬ２４の時間スロ
ットがそれぞれ生じたときに、特定のＯＭし３人力がＤ
ＭＬ２４の挿入に対ＩＪで利用可能になることを保証す
る。

各ＤＭ１３人力信号に対する遅延の量は、ＩＤＮの呼プ
ロセッサヵ＝ド１４４（第１図）によって実行されるエ
ラー最小化ルーチンによって決定される。各０Ｍ１３人
力の遅延は、ＲＡＭ内の「オフセットＪ位置に記憶され
る。各遅延値は５ビツトで、２．０４８ＭＨｚのサンプ
ルレートで合計３２オフセツト、インクリメントし、最
大遅延は３２Ｘ４８８ナノ秒−１５．６マイクロ秒であ
る。５００フイートより短いラインを持っＤＭＬ３信号
は、より早く記憶される、すなわちより長いラインのＤ
ＭＬ３信号より早いカウントアドレス値で記憶されるで
あろう。したがって、各ＤＭＬ３に対する遅延（０〜１
６マイクロ秒）は、ＤＭＬ２４のフレームへの挿入のた
めにメモリがらＤＭＬ３信号が取り出されているときに
、ＲＡＭから読み出され、ＭＵＸライン長回路２７４お
よびアドレス・オフセット発生器２７６（第７図）によ
ってサンプルのアドレスに加えられる。

８個の遅延オフセット値はＣＭＸの初期化の間に０〜３
７１９０秒の範囲の初期値にプリセットされ、しかる後
に実際に検出されたＤＭＬ３の遅延に基づいて変更され
る。前記遅延値はＩＤＮマトリックス・プロセッサ（後
述される）によって各ＣＭＸに、各マスターフレームの
Ｐ、Ｑ、Ｒ。

Ｓチャネル・バイト（２５７〜２６０、第８図）を通し
て呈示される。Ｐ、Ｑ、Ｒ，ＳはＩＤＮマトリックスプ
ロセッサからのＣＭ　Ｘ　ｉｌｌ　Ｉｌｌチャネルであ
る。Ｐチャネルは制御データを供給し、Ｑ。

Ｒ，Ｓチャネルはともに制御コマンドを供給する。

ＩＤＮｊａｔ−コル（Ｄ下で、ＭＬＩＸＩ７）Ｐ、Ｑ、
Ｒ。

Ｓ検出および復号回路２７８（第７図）によって、各マ
スターフレームの各ＰＱＲＳバイトは等価なＰ、Ｑ、Ｒ
またはＳビットに復号される。前記復号回路は、各バイ
ト中の１の数を数え、４以上の１は１と復号し、５以上
の０は０に復号する。

前記ビットは、８個のマスターフレームがらレジスタに
累積される。単一のＱ、Ｒ，Ｓビットは各マスターフレ
ームに従って復号化され実行される操作コードを形成す
る。第１１図ＡはＱ、Ｒ。

Ｓビットの操作コ７ド・コマンド２８０を示し、コマン
ド０１１　（２８２＞は変更されたＤＭＬ３のオフセッ
ト値をＯ−ドする。第１１図Ｂは、累積されたＰバイト
２８４を示す。Ｐ　は最も最近に復号されたＰビットで
あり、Ｐｌは最も以前に復号されたビットである。Ｐｏ
−Ｐ４ビットは、ビットＰ５〜Ｐ７　（Ａｏ〜Ａ２）に
よって識別される各ＤＭＬ３に対する５ビツトのオフセ
ット値（Ｄｏ−Ｄ４）を示す。「ロード・オフセット」
コマンドは、ＲＡＭの記憶位１１Ａ０〜Ａ２にオフセッ
ト値ＤｏへＤ４を記憶させる。

ＣＭＸのＤＭＬ３出力信号は、バイト・インク−リーブ
されたメツセージ・チャネル（Ｃ）−１゜。

ＣＨｌ・・・）、並びにビット・インターリーブされた
（Ｆｏ、Ｆｌ）ＦＲＡＭＥ、制御、Ｅビットお−よびＸ
ビット合成バイトをもって、バイト毎に受け入れられて
ＲＡＭに記憶されたＤＭ１２４人カデータカデータすこ
とによって、定式化される。首尾一貫性のために、メツ
セージ情報バイトの８ビツトはメツセージ・チャネルと
呼ばれ、合成バイトは合成チャネルと呼ばれる。

第１２図Ａは、ＦＲＡＭＥＲＡＭ中ネル２８８からＸバ
イト合成チャネル２９０を含むＤＭ１２４人力のＲＡＭ
スタック２８６を示す。ＣＭＸは合成チャネル（２９２
，２９４、第１２図Ｂ）を−回のメモリ・アクセスにお
いて並列に取り出し、その８ビツトを８個の［）ＭＬ３
の出力のそれぞれに分解する。メツセージ・チャネル・
ビットの取り出しは、８回のアクセスを必要とする（例
えば、ＣＨのビットＤ。、Ｄｌに対しては２９６．２９
８）。各アクセス毎に、各ＤＭＬ３出力に対して１個の
メツセージ・チャネル・ビットが選択される。この分解
（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）プロセスは、第１３
図に示される。ＦおよびＣ合成チャネル３００．３０２
は、０ＭＸデータバスを通してＤＭＬ３出力インタフェ
ース（３０６、第７図）・のラッチ（３０４、第７図〉
に並列にロードされる。

それらのビットはＣＭＩ符号化され（３０８、第７図）
、８個のＤＭＬ３　（０）〜ＤＭＬ３　（７）出力（３
１０、第１３図）に置かれる。メツセージ・チャネルの
データ（例えば、ＣＨＯ−ＣＨ７）は、各Ｄ　Ｍ　Ｌ　
３出力に対して１回にり。〜Ｄ７の１ビツト分解される
。

再び第１図を参照すると、ＣＭ’ＸのＤＭＬ２４出力は
信号は、マトリックス・スイッチ機器３２の入力／出力
（Ｉｌｏ）スイッチ信号ボート１１１゜１１２を通して
呈示される。最良の実施例では、１６個のＤＭ１２４人
力信号があり、これらはそれぞれ１２５個のＳマイナー
サンプルフレームにおいて３２個の６４ＫＢＰＳのチャ
ネル（メツセージおよび合成チャネルの両方）を有して
いる。ＤＭＬ２４の信号周波数は２．０４８ＭＨｚｒあ
る。

１６個のＤＭＬ２４信号の全てが２：１人力ＭＵＸ３１
２に呈示され、このＭＵＸ３１２は１６個の２．０４８
ＭＨｚのＤＭＬ２４信号をマトリックス・スイッチ１１
０への８個の４．０９６ＭＨｚのＤＭＬ４８信号（Ａ〜
Ｈ）に多重化する。

第１４図の図解（ａ）、（ｂ）は、２：１ＭＩＪＸへの
Ｏおよび１人力における２個の現ＤＭＬ２４メツセージ
・チャネルを示す。図解（Ｃ）は、ＤＭＬ２４信号のビ
ット・インターリーブされたバイトを多重化した、２倍
のビット伝送速度でＭＩＪＸ出力Ａに現われるＤＭ１４
Ｂを示す。第１５図は、マトリックス・スイッチ１１０
のブロック図である。８個のＤＭ１４８人力３１４（Ａ
１Ｎ〜Ｈ１Ｎ＆ラベルされている）は、マトリックス・
レジスタ・アレイ３１６によって受け取られる。これら
のアレイは各入力にＩｇＩ！達するレジスタにおいてＤ
Ｍ１４８のチャネル信号を分離しバッファする。ＡＩＮ
アレイ入力に対して示されているように、デマルチプレ
クサ３１８はビット・インターリーブされたＤＭ１４８
信号をバイト・チャネル信号に分解し、このバイト・チ
ャネル信号は直並列シフトレジスタ３２０．３２２に直
列にロードされる。直列にロードされたビットは、マト
リックス・マスタークロックの連続するクロック周期で
、１２５マイクロ秒のマイナーフレーム当り１回、バス
３２４゜３２６を通じて並列にマルチプレクサ３２８に
ストローブ出力される。

Ａ−Ｈ入力チャネルは、連続するマスタークロックの立
ち上がりで順次音声ＲＡＭにストローブ入力される。前
記マスタークロック信号はマトリックスのアドレス／カ
ウンタ論理回路３３０によって供給される。このクロッ
クの周波数は４ＭＨ１のオーダーである。

ＭＵＸ３２Ｂ　（Ｄｏ−Ｄ、）からのチャネル信号は、
アレー出力３３２を通してマトリックス音声ＲＡＭ３３
４　（第１図）にストローブ出力される。前記マトリッ
クスは時間スロット交換（ｔｉｍｅｓｌｏｔ　１ｎｔｅ
ｒｃｈａｎｏｅ　、　ＡＳ　Ｉ　）型式のスイッチであ
る。前記Ａ−Ｈアレイ入力の直列入力データは、最上位
桁のくビット７）を最初に、最下位桁のビット（ビット
Ｏ）を最後にして受け取られる。第１６図の図解（ｄ）
、（ｆ）は、ＡＩＮ’　ＢＩＮ’例えばＡ１．Ａ２．Ｂ
１．Ｂ２への直列のビット・インターリーブされた入力
の一部を示す。図解（ｄ）は、ビット°’Ｏ”３３６を
受け取った完成されたＡ１チャネル信号を示し、この１
バイトは、間隔３３８（図解（Ｃ））の間、１マスター
クロツタ周期遅れて、ＲＡＭアドレス３４０（図解（ｂ
））でＭＩＪＸ３２８へストローブ出力される。

音声ＲＡＭから戻って来るチャネル信号は、デマルチプ
レクサ３４２によって受け取られ、このデマルチプレク
サ３４２は各８ビツトを分解し、８個の出力のそれぞれ
に関連する２個のレジスタのうちの適当な１個に入力す
る。へ〇出力に対しては、これらのレジスタは並直列レ
ジスタ３４８〜３５０を含む。これらの信号は、出力マ
ルチプレクサ３５２を通して、ビット・インターリーブ
されたＤＭ１４８のフォーマットで出力制御回路３５４
へ直列にストローブ出力され、出力ビン（Ａｏ−Ｈｏ＞
３５６へ呈示される。

アドレス／カウンタ論理３３０は、ビン３５８で外部の
４，０９６ＭＨｚクロック信号を受け、ライン３６０へ
供給される複数の時間基準信号を同期して発生する。前
記マトリックス時間基準信号は４ＭＨｚから８ＫＨｚの
範囲に渡っており、より大きなＩＤＮシステムにおける
他のマトリックス・スイッチとの同期のための、ライン
３６２上への１ＫＨｚの出力を伴っている。前記ライン
３６０のクロック信号は、クロック・バッファ３６４（
第１図）およびライン３６６を通してシステム全体に呈
示される。

ロード制御回路３６８はクロック／アドレス出力と同期
され、適当なマトリックスＩ１０の多重化を選択するた
めに必要とされる時間基準信号を復号する。マトリック
ス同期論理３７４は、複数のマトリックス・スイッチン
グ装置を有するより大きなシステムにおいて、他のマト
リックス・スイッチの時間基準およびマスターフレーム
出力を同期させるためのインタフェースを提供する。前
記同期論理の入力３７６は、他のスイッチ・マトリック
スからの１ＫＨｚのクロックであり、このＩＫＨｚのク
ロックはマトリックス１１０のライン３６２に供給され
る１ＫＨｚのクロックと同じものである。

再び第１図を参照すると、前記マトリックス音声ＲＡＭ
３３４は、バイト・チャネル情報の実際上のスイッチン
グを提供する。前記レジスタ・アレイからのデータは、
制御ｌｌＲＡＭ３８０によって指定されたシーケンスに
従って書き込まれ、また読み出される。マトリックス制
御マイクロコンピュータＭＣＭ　（３Ｂ２）は、システ
ムの初期設定の際に、制御［ｌＲＡＭ３＆Ｏのデータを
、所定のシステムの入力チャネルが所望通りの出力チャ
ネル、例えば制御チャネル、フレーミング・チャネルそ
の他に接続され、グループにまとめられ、所望の順序で
ＩＤＮ制御回路に接続されるように、ロードする。前記
ＭＣＭ３８２は、また、ユーザーによるサービス要求に
応えて接続を設け、また取り去るための、ＩＤＮ呼プロ
セッサカード１４４とマトリックス・スイッチとの間の
インテリジェント・インタフェースを構成する。

前記ＭＣＭ３Ｂ２は、インテル８０３１．１チツプ・マ
イクロコンピュータのような既知の型式バス３８４を通
してＲＡＭ／ＲＯＭメモリ３８６とインタフェースされ
る。アドレス多重回路３８７は、チャネル識別アドレス
を供給するためにライン３６６のシステム・クロックを
復号する。前記チャネル識別アドレスは、適正なチャネ
ル信号の識別およびチャネルの読み出し／書き込み操作
のために、ＭＣ：Ｍ２Ｂ５のアドレスラインと多重化さ
れて制ｔｌＤＲＡＭに入力される。フィーチャー・カー
ド・マルチプレクサ（ＦＣＭ）３８８は、ＭＣＭ３８２
をチャネル・マルチプレクサ（０ＭＸ２４）　１４０１
７）１１１Ｎ＋７）ＤＭＬ３　（７）／１ｚ−１３９０
にインタフェースする。このＤＭＬ３のループ３９０は
、前記呼プロセッサと通信するためにＭＣＭ３８２によ
って使用される。０ＭＸ２４１４０の残りの７個の０Ｍ
１３ループは、中央マトリックス３２と以下に説明する
フィーチャーおよび中継線カードとの間の通信のために
使用される。本ＩＤＮのアーキテクチャ−の１個の重要
な様相は、全てのシステム情報、すなわちメツセージお
よび合ｄ’ｒ’ｗ乙＋シシ１１Ｌ１１ｕＪＪ−＋Ｌ＋＋
−、ｈＭ−−１７．．−−／Ｊ−＊ｗして切り替えられ
、それによってＭＣＭ３８２がＩＤＮの情報をシステム
のどこにおいても指揮することを許すことである。すべ
ての情報源が切り替えられる。このことは、システムの
柔軟性を最大限にする。

ＦＣＭ３８Ｂは、フレーム検出回路（第７図の多重化回
路２００に関して後述される）を含み、クロック・バッ
ファ３６４からライン３９２を通して到来する時間基準
信号に応答する。ＦＣＭ３８８は、ＭＣＭ３８２の読み
出し／書き込み動作のための割り込みストローブを発生
する。各ＤＭＬ３のフレーム（例えば１５６、第５図）
の３個のＤＭＬ３メツセージ・チャネルは、データの通
信のために使用される。制御情報は、メツセージ・チャ
ネルの１つの制御（Ｃ）ビットによって供給される。１
個のメジャーフレーム（８個の１２５マイクロ秒フレー
ム）が制御情報の１バイトを受信／発信するために必要
である。各フレームにおける不使用のビットは論理Ｏに
設定される。

マトリックス・トーン発生回路は、トーン発生マイクロ
コンピュータ（ＴＧＭ）３９４を有しており、この７０
Ｍ３９４はインテル８０３１マイクロプロセツサのよう
な既知の型式のものであり、外部ＰＲＯＭメモリ３９６
およびバス３９８を有している。７０Ｍ３９４はＰＣＭ
符号化されたトーン（例えば、呼び出しダイヤル音、話
中音、その他）のテーブル索引を行い、それを１６バイ
ト深さのＦＩＦＯレジスタリス０ｋｍ！き込む。このト
ーン情報は、専用ＤＭＬ２４ループ４０２のうちの使用
可能な３２個の６４ＫＢＰＳのチャネルの　−−一うち
の１６個を使用する。残りの１６個のチャネルは、マト
リックス制御３８６（第１図に関し後述する）へのＩＤ
Ｎ接続情報の転送に使用される。

７０Ｍ３９４は、フレームの発生および制御チャネル処
理において使用するための制御信号を発生する。これら
の２つの型式の情報は、前記マトリックス・スイッチ１
１０へ並直列シフトレジスタ４０４およびＤＭＬ２４ル
ープを通して伝送される。

１６個のＤ　Ｍ　Ｎ　２４チヤネルの各組に対するＰＣ
Ｍトーン・データおよび制御情報は、１２５マイクロ秒
の各フレームの間に、レジスタ４００にロードされる。

同期、および適正なチャネル・スロットの決定は、シス
テム・クロック信号を復号することによってチャネル選
択信号４０６により行われる。７０Ｍ３９４は、ＦＩＦ
Ｏレジスタ４００がＤＭＬ２４のループを通して転送を
行うことを可能とし、かつその状態を２個（Ａ、Ｂ）の
並列出力ボート・ビットを通してＭＣＭ３８２に報告す
る。

前記スイッチ・マトリックスは、適当な合成制御Ｉ　（
Ｃ）ビット・チャネルを関連する処理機器にスイッチン
グすることによって、全てのＩＤＮ制御情報を分配する
。制御情報の処理は、マトリックス中央機器に統合され
たフィーチャー回路において行われる。補助データは、
フィーチャー回路か、または１個もしくはそれ以上の局
所的または遠隔に付属された特別な目的のプロセッサの
いずれによっても処理できる。ＩＤＮ内での全ての通信
、例えば、ユーザー・ステーション・ボート間の通信お
よびＴＤＮ中央機器内での通信は、前記スイッチング・
マトリックスを通して行われる。

このため、ステーション・ボート装置への制御情報およ
び該装置からの制御情報を蓄積し配布する制御チャネル
・インタフェースは、呼プロセッサ・カード１１４上の
ＩＤＮ呼プロセッサへの情報および該プロセッサからの
情報を伝えるために前記マトリックス・スイッチを使用
する。

呼プロセッサカード１４４上の呼プロセッサ４０８は、
ＩＮＮステーション・ボート間の信号接続を設けたり、
取り去ったりする責任を負う。前記プロセッサ・カード
１４４はまた、ネットワークのパフォーマンス健康度を
監視する。前記呼プロセッサは、１６ビツトのモトロー
ラＭＣ６８００マイクロプロセツサのような既存の形式
のものであり、入力／出力（Ｉｌｏ）マイクロプロセッ
サ４１０とともに使用される。前記Ｉ１０マイクロプロ
セッサ４１０は、同様にして、８ビツトのインテル８０
５１マイクロコンピユータのような既存の形式のもので
ある。加つるに、前記呼プロセッサ・カード１４４は、
オンボードのＲＡＭおよびＲＯＭメモリ４１２．４１４
を有している。

前記呼ブＯセッサは、ＩＤＮステーション・ボート間に
おける全ての音声／データ通信を確立し、維持し、終了
する全ての局面を制御する。さらに加つるに、前記呼プ
ロセッサは、ルーチンおよび要求された診断を実行し、
欠陥を検出し、かつ統計報告を発生させる。

本発明のＩＤＮは、複数のユーザーのステーション機器
に、音声、データ、Ｉ　Ｄ　Ｎ　ｉ’制御信号、お−よ
び建物制御信号の同時通信を提供する。異なる形式の信
号情報は競合的でない。異なる形式の信号情報が共存し
、各情報が所望の通り、同時に、または独立に伝送され
ることができる。音声信号情報は、６４ＫＢＰＳの最も
高いビット・サンプルレートを所有し、ＰＣＭ音声の忠
実性の要求を受け入れる。このことは、１秒当り８個の
音声メツセージ・チャネル信号に対応する。

音声およびデータ信号に加うるに、ＩＤＮ制御および建
物制御信号を含めて、全てのＩＤＮチャネル信号情報は
、ステーション信号ボート間で切り替えられる。このこ
とは、全てのチャネル信号、すなわちメツセージ・チャ
ネルおよびデータの両方、ＩＤＮ制御、および建物制御
合成チャネルがマトリックスを通して切り替えられるこ
とを意味する。マトリックス制御プロセッサは、どの情
報をも、任意のＴＤＮボートに切り替える柔軟性を有し
ている。このことは、別の呼プロセッサカード上に設け
られた遠隔の呼プロセッサのような、離散型のＩＤＮ制
御処理を可能にするとともに、マトリックス・スイッチ
を通してマトリックス制御プロセッサと通信することを
可能にする。このＩＤＮの柔軟性は、ＩＤＮ制御処理の
あるものはオフサイトで行うことができるという意味で
、種々のアーキテクチャ−を許す。

建物制御信号は、分散型の制御信号を種々の建物環境機
器に供給する。、建物機器のための実際の制御コンソー
ルは、前記マトリックスに対して局所的であってもよい
し、遠隔に設けられ、ＩＤＮステーション信号ボートの
１つを通して前記マトリックスに接続されてもよい。フ
ィーチャー・カードが、建物管理制御監視およびオペレ
ータ・キーボードまたはコンソールがらのデータ入力の
ために使用されてもよい。

伝送システムの多重化レベルのＩＩＰｉＦｉを確立する
ことにより、本［ＯＮは多数のステーション信号ボート
を配分するに当って、非常に大きな融通性を可能にする
。クラスタのステーション信号ボート（理想的には３個
）は、既存の電話相互接続配線を通して容易に配線でき
るとともに、オフィス・グループにおいて必要とされる
場所に設置することができる最適な数のボートを提供す
る。同様にして、１またはそれ以上の中間マルチプレク
サと組み合わされた沢山のステーション・マルチプレク
サは、同じ局所的な場所においてグループ化され、同一
型式の既存の電話相互接続配線を通して中央マトリック
ス機器に接続できる。このことは、チャネル・マルチプ
レクサによって提供される高密度の信号多重化（高ビッ
ト伝送速度）レベルニヨって可能となる。前記信号多重
化レベルはｈかＩｒ１Ｌｌｎ）什ゝ／”ｆＩｌ、ｄＩＩ
＋１１１１１ｆｆｌｆｆｉａ＊Ｗ＋−Ｆ）４．−９同様
にして、最良の実施例に関して本発明を説明してきたが
、本発明の精神および範囲を逸脱することなく、本発明
の型式および詳細において種々の変更、省略および付加
がなされてもよいことが、当業者によって理解されなけ
ればならない。

【図面の簡単な説明】

第１図は本発明の［ＤＮの最良の実施例のシステムブロ
ック図、第２図は第１図の実施例の簡略図、第３図は第１図の実施例の１セグメントの簡略ブロック
図、第４図は第３図のセグメントの説明に使用される波形の
波形図、第５図は、関連する波形を含む、第１図の実施例の一部
の合成図、第６図は第１図の実施例の一構成部分のブロック図、第７図は第６図の構成部分の一要素の概略図、第８図は
第７図の要素の説明に用いられる動作伽々ｎとｎ）ｍ　
ｎン一第９図は第７図の要素の説明に用いられるフローチャー
ト図、第１０図は第７図の要素の説明に用いられる動作波形の
他の組の波形図、第１１図は第７図の要素の説明に用いられる信号表示図
、第１２図は第７図の要素の説明に用いられるもう１つの
信号表示図、第１３図は第７図の要素の説明に用いられるさらに他の
組の動作波形の波形図、第１４図は第１図の実施例の説明に用いられる波形図、第１５図は第１図の実施例の他の構成部分のブロック図
、第１６図は第１５図の構成部分の説明に用いられ′る動
作波形の組の波形図である。３０・・・ＩＤＮ、３２・・・中央マトリックス・スイ
ッチ機器、３６・・・信号伝送システム、３７〜３９・
・・ＩＤＮステーション・ボート、４０・・・ＩＤＮス
テーション機器、４２・・・チルセット、４３・・・コ
ンピュータ機器、４６・・・ステーション・ポートクラ
スタ、５０・・・ステーション・マルチプレクサ、５６
．５８・・・パケット、６６・・・チルネルマルチプレ
クサ、１１０・・・マトリックス・スイッチ。特許出願人　ユナイテッド・チクノロシーズ・コーポレ
イション代理人　弁理士　大　森　泉図面の浄書（内容に変更ない手続補正書（龍）昭和６０年　６月２７日特許庁長官　志　賀　学　殿１、事件の表示昭和６０年特許願第８９０８０号代表者　ロバート・シー・ウォーカー

Claims

【特許請求の範囲】

（１）ユーザー・ステーション機器とユーザー建物制御
機器との間で情報を伝送するための統合ディジタル・ネ
ットワークであって、ディジタル信号を送り、かつ受けるための複数の入力／
出力（Ｉｌｏ＞マトリックス信号ボートを有するととも
に、前記Ｉ１０マトリックス信号ボート間において前記
ディジタル信号を接続するためのマトリックス制御手段
を有するマトリックス・スイッチ手段を含む統合ディジ
タル・ネットワークにおいて、それぞれユーザー・ステーション機器ｉ器および建物制
ｍ機器に応答するステーション信号ボートおよび制御信
号ボートを含む、前記マトリックス・スイッチ手段と前
記ユーザー機器との間でディジタル信号を交換するため
の複数のユーザー信号ボートを有し、前記ディジタル信
号は前記ステーション信号ボートからの音声、データ、
およびＩＤＮ制御信号情報のパルス符号変調された（Ｐ
ＣＭ）サンプル、並びに前記制御信号ボートからの建物
制御信号情報のＰＣＭサンプルを含み、前記ユーザー信
号ボートおよび前記マトリックス信号ボートに応答する
伝送システム手段を有し、この伝送システム手段は、前
記ユーザー・ボートからの前記ディジタル信号のサンプ
ルを前記マトリックス信号ボートに呈示するための複数
ビットのチャネル信号に共通の信号型式で配列するため
と、前記マトリックス信号ボートから戻って来た共通の
信号型式のディジタル信号のグループを、関連するユー
ザー・ボートに呈示するために、ボート別にグループ化
されたフォーマットに再配列するためのものであり、前
記マトリックス・スイッチ制御手段は前記ユーザー・ボ
ートのあるものから各マトリックス信号ボートへ呈示さ
れた前記ディジタル信号を、前記ユーザー・ボートの他
のものに戻すために、同じマトリックス信号ボートおよ
び他の前記マトリックス信号ボートに接続する、ことを特徴とする統合ディジタル・ネットワー々。
（２）前記ＰＣＭディジタル信号のサンプルは、連続す
るサンプル・フレーム間隔毎に供給されるとともに、各
す′ンブル・フレーム間隔において、前記ステーション
・ボートの音声情報の複数ビットのサンプルと、前記ス
テーション・ボートのデータおよびＩＤＮＩＩＩＩＩＩ
Ｉ情報の単一ビットのサンプルと、前記制御信号ボート
の建物制御信号情報の単一ビットのサンプルとを含む特
許請求の範囲第１項記載の統合ディジタル・ネットワー
ク。
（３）前記伝送システム手段は、前記ステーション信号
ボートの幾つかと前記制御信号ボートの１つとに応答す
る少なくとも１つのステーション多重化および分解（Ｍ
ｔＪＸ／ＤＭＵＸ）手段を有し、このＭＵＸ／ＤＭＵＸ
手段は、全二重パケット伝送フォーマットでＰＣＭ音声
、データ、ＩＤＮ制御および建物制御信号のサンプルを
交換するためと、前記パケット・フォーマットされたＰ
ＣＭ信号サンプルと前記マトリックス信号ボートへ呈示
することを要求されるボート・インターリーブされた直
列信号フォーマットとをインタフェースするためのもの
である特許請求の範囲第２項記載の統合ディジタル・ネ
ットワーク。
（４）前記伝送システム手段はさらに、少なくとも前記
ステーションＭｕＸ／ＤＭＵＸの１つに応答する少なく
とも１個のチャネルＭＵＸ／ＤＭＵＸを有し１．：（７
）ＭＵＸ／ＤＭＵＸは、ボート・インターリーブされた
直列信号フォーマットで前記ステーションＭＵＸ／ＤＭ
ＵＸから受け取られたＰＣＭ音声、データ、ＩＤＮ制御
および建物制御信号のサンプルを、前記マトリックス信
号ボートへ呈示するために、前記共通信号型式のインタ
ーリーブされた複数ビットのチャネル信号に多重化する
ためと、前記マトリックス信号ボートからの前記共通信
号型式のチャネル信号を、ユーザー・ボートへ呈示する
ために、混合された音声、データおよび制御情報のサン
プルに分解するためのものである特許請求の範囲第３項
記載の統合ディジタル・ネットワーク。
（５）各ステーションＭＵＸ／ＤＭＵ×は３個のステー
ション信号ボートに応答する特許請求の範囲第３項記載
の統合ディジタル・ネットワーク。
（６）前記ＰＣＭサンプルはａ、ｏｏｏサイクル／秒の
サンプル・フレーム間隔周波数で供給される特許請求の
範囲第１項記載の統合ディジタル・ネットワーク。
（７）ステーション・ボートの音声情報の前記複数ビッ
トのＰＣＭサンプルは、８ビツトである特許請求の範囲
第３項記載の統合ディジタル・ネットワーク。
（８）前記サンプル・フレーム間隔周波数は８゜０００
サイクル／秒である特許請求の範囲第３項記載の統合デ
ィジタル・ネットワーク。
（９）前記ＰＣＭ音声情報のサンプルは６４゜０００ビ
ット／秒の速度で発生され、前記データ、ＩＤＮ制御、
および建物制御のＰＣＭサンプルは８．０００ビット／
秒の速度で発生される特許請求の範囲第１項記載の統合
ディジタル・ネットワーク。
（１０）各前記音声チャネル信号は、特定のユーザー・
ボートに関連させられ、前記データ、ＩＤＮ制御および
建物制御チャネル信号のそれぞれは、複数の前記ユーザ
ー・ボートの合成サンプルである特許請求の範囲第３項
記載の統合ディジタル・ネットワーク。
（１１）前記マトリックス・スイッチ手段は、共通のＰ
ＣＭサンプル型式のチャネル信号グループにおける前記
マトリックス信号ボート間で、前記ＰＣＭディジタル信
号のサンプルの全てを切り替える特許請求の範囲第３項
記載の統合ディジタル・ネットワーク。