JPS60250797A - Ｐｂｘ用信号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、構内交換（ＰＢＸ）電話システムに関し、さ
らに詳しくはＰＢＸ通信の応用価値を増大するための装
置に関する。

背景技術 ＰＢＸｆｆｉ話システムは、複数のＰＢＸ加入者電話、
コンピュータ等間の交換通信を実現するものとして良く
知られている。前記交換通信は、スイッチング・マトリ
ックスを通して行われる。前記マトリックスは、実際の
信号を、加入者機器（すなわち、電話、コンピュータ等
のようなステーション劃１が接続されるＰＢＸユーザー
信号ポート間において相互″接続させる。近代的なディ
ジタルＰＢＸにおいては、信号情報（音声、データ、制
御信号情報）は典型的には１バイト幅で、パルス符号変
調（ＰＣＭ）フォーマットとされており、前記マトリッ
クスはボート間においてＰＣ，Ｍサンプルのバイトを時
分割多重化するタイム・スロツｉ−交換（ＴＳ　Ｉ　＞
である。

前記マトリックスを通る信号の流れ、すなわち、接続／
切断されるべきボートは、ＰＢＸ呼プロセッサによって
制御される。この呼プロセッサは、システムにおける信
号交通制御当局である。前記呼プロセッサは、「空き」
からアクティブへのボートの状態の変化、発呼ボートか
らダイヤルされた所望の宛先（相互接続）ボートを識別
する番号、およびボート間の通信の終了を検出する。各
場合において、前記呼プロセッサは、前記マトリックス
と、ボート間の通信を支援するＰＢＸの他の機能とにコ
マンドを送る。根本的には、前記呼プロセッサは、基本
的な制御を司り、他の支援機能はシステムのユーザーの
操作性を高める。

前記他の支援機能は、一般的に、ＰＢＸをユーザーに親
しみやすくするために必要な機能である。

この機能は、ダイヤルされた宛て先ボートが使用中の（
フックが外れている）ときのＦ話中信号」の発生、ダイ
ヤルされたボートが空いている（フックが掛っている）
ときの「呼び出し信号」の発生、ＤＴＭＦダイヤル等を
含む。これらの機能は全て人間のオペレータへのフィー
ドバックを提供するように設置されている。加つるに、
３またはそれ以上のユーザー・ボート間の同時呼び出し
の［会議Ｊ　（ｃｏｎｆｅｒｅｎｃｉｎｇ）が存在する
。

支援機能の他のものは、ＰＢＸの全体的な操作効率およ
び信頼性を改善する。このような機能は、ＰＣＭ型式の
ＰＢＸのアナログ中継線への接続のためのモデム、信号
誤り率の監視、汎用非同期受信機−発信機（ＵＡＲＴ）
、および信号データ通信符号変換を含む。

従来技術のＰＢＸシステムにおいては、前記支１！ｔＩ
ｌ能は種々の専用回路に分散されていた。すなわち、種
々のサービス回路カードがＰＢＸの中央機器に設置され
ていた。これらの支援機能／フィーチャーＢｅａｔｕｒ
ｅ　）の幾つかは、オプション的なものである（すなわ
ち、基本的なサービスには必要でない）が、ＰＢＸシス
テムはオプションのサービスに対して異なった専用回路
を収容しなければならない。これは、異なった幾つかの
サービス回路カードを必要とする。さらに重要なことに
は、顧客をサポートするために交換可能性を保証するべ
く、与えられたＰＢＸシステムの全ての異なる種類のサ
ービス回路カードを在庫することが必要になることであ
る。

発明の開示 本発明の目的は、ディジタルＰＢＸにおいて使用するた
めの単一の回路カード上に、場所および応用が選択可能
なＰＢＸ支援機能フィーチャーを備えるように、プログ
ラマブルなディジタル信号処理回路を提供することであ
る。

本発明によれば、プログラマブル支援機能回路は、並列
人力／出力（Ｉｌｏ＞データバスおよびアドレスバスを
有するとともに前記ＰＢＸの呼プロセッサからのコマン
ド信号およびＰＢＸのクロック信号源に対して応答する
信号プロセッサと、前記プロセッサのＩ１０データバス
およびアドレスバスに応答する信号メモリと、前記ＰＢ
Ｘの信号フォーマットをプロセッサに適合するフォーマ
ットに変換するだめの信号インタフェースとを有し、前
記信号メモリは、ユーザーに選択されたＰＢＸ支援機能
の実行に際し、前記信号プロセッサによって実施される
べきプログラムされたアルゴリズムを示す信号プロセッ
サのプログラム・ステップを記憶するためのプログラム
・メモリと、ＰＢＸからのデータ信号を記憶するための
データ・メモリとを有し、前記信号プロセッサは前記記
憶されたプログラム・アルゴリズムを前記ＰＢＸの呼プ
ロセッサからのコマンド信号に応じて実行する。さらに
、本発明によれば、信号ブロセッガのプログラム・コー
ドは前記ＰＢＸから前記信号プロセッサにダウン・ライ
ン・ロード（ｄｏｗｎ　１ｉｎｅｌｏａｄ）され、前記
信号プロセッサは前記プログラム・コードを前記呼プロ
セッサからのコマンド信号に応答して実行するために前
記プログラム・メモリに記憶する。

本発明のプログラマブル・フィーチャーカードは、ＰＢ
Ｘシステム設計に柔軟性を与える。このカードは、ＲＡ
Ｍプログラム・メモリを使用し、ＰＢＸ制御プロセッサ
からラインを通してロードすることによって、その場で
プログラムされることができる。このため、プログラム
される機能はＰＢＸの要求に応じて変更されることがで
きる。

代わりに、前記プログラム・メモリは、選択されたフィ
ーチャー・プログラムを持つ専用ＰＲＯＭを含むことが
できる。その場合は、再プログラムはＦＲＯＭの交換を
必要とする。どちらの状況においても、プログラムされ
たフィーチャーを容易に変更できるという能力は、単一
の構造のフイチャーカードが実質的にすべてのＰＢＸ支
援機能を提供するために使用されることを可能とし、在
庫の必要を減少する。

本プログラマブル・フィーチャー・カードは、高データ
伝送速度の処理のために並列プロセッサ。

を含む。前記信号インタフェース回路はＰＢＸと信号プ
ロセッサとの間で直並列変換を行うゎ本発明のプログラ
マブル・フィーチャー・カードは、本出願人によって同
日に出願された日本特許出願、特願昭　、発明の名称「
統合デ ィジタル・ネットワーク」に開示された型式の通信シス
テムに使用されるのに特に好適なものである。

本発明のこれらの目的および他の目的、特徴並びに利点
は、添附図面に示されている以下に述べる本発明の最良
の実施例の詳細な説明に照せば、より明らかになるであ
ろう。

実施例 まず第２図を参照すると、統合ディジタル・ネットワー
ク（ＩＤＮ）３０の単純化された図解において、主要セ
グメントは、信号多重ボート３３〜３５を有する中央マ
トリックス・スイッチ機器３２と、ＩＤＮステーション
・ボート３７〜３９から前記マトリックスの多重ボート
へ信号情報を転送するための信号伝送システム３６と、
付属■ＤＮステーション機器４０とを有している。前記
ボート接続機器は、ステーション機器、すなわちチルセ
ット（ｔｅｌｓｅｔ＞　４２　（音声および／またはデ
ータ）と、コンピューター器４３（コンピュータ周辺装
置およびデータ端末）とを、公衆ネットワーク結合４４
（公衆中央局スイッチへの中継線〉に加えて有している
。種々の形式のボート機器が、付属装置の信号フォーマ
ットをＩＤＮステーションボートのフォーマットに翻訳
するデータ・インタフェース・モジュール（ＤＩＭ）を
通してＩＤＮに接続される。中央機器マトリックス３２
は、付属装置をステーション・ボヘトにおいて相互接続
しており、伝送システム３６は中央マトリックス３２の
多重ボートへ呈示するためにステーション・ボート信号
の信号多重化を行う。

ＩＤＮの基本的な概念は、汎用のトランスペアレントな
ディジタル・チャネルである。ＩＤＮステーション・ボ
ートは、音声およびデータステーション機器をＩＤＮに
接続するための拠点である。

各ステーション・ボートは８８ＫＢＰＳの信号を。

供給され、この８８ＫＢＰＳの信号は６４ＫＢＰＳのメ
ツセージ・チャネル（ユーザーが音声またはデータを選
択できる）と、８ＫＢＰＳの補助データ信号（前記６４
ＫＢＰＳの信号と同時のデー夕伝送のためのものである
）と、ボート接続ステーション機器のＩＤＮ制御のため
の８ＫＢＰＳ信号と、クロック回復のための８ＫＢＰＳ
の５ＴＡＲＴビツトとに分配されている。

前記ステーション・ボートは、ステーション・マルチプ
レクサ（ＳＭＸ）によって、クラスタ（ｃｌｕｓｔｅｒ
　）でサービスされる。基本クラスタは３個のボートを
有し、この基本クラスタの多重化でより高い集中化が得
られる。第３図の、伝送システム３６の単純化した図解
は、基本ステーション・ボート・クラスタ４６を示す。

各ボート４・７〜４９は、関連するディジタル信号ルー
プ（Ｄ、５Ｌ）５２〜５４を通して、３個のステーショ
ン・ボートを有するステーション・マルチプレクサ（８
ＭＸ３　）５０へ（から）情報を送出する（受は取る）
。各ＤＳ１５２〜５４は、２対の線を有しており、その
うちの１対はステーション・ボート間のディジタル通信
のためのものであり、もう１つの対はボート付属ステー
ション機器へ電力を供給するためのものである。ＤＳ１
５２〜５４は、信号の「パケット」伝送によって８８Ｋ
ＢＰＳのステーション信号を供給する全二重ループであ
る。

すなわち、直列ディジタル信号ビットの離散的なバース
トが、８ＫＨ２のビンボン方式のプロトコルでステーシ
ョンＭＵＸと付属ステーション機器との間で交換される
。

各パケットは、５ＴＡＲＴ　（Ｓ）ビット、ＩＤＮ制御
ビット（Ｃ）、８個の音声メツセージ・ビット（Ｄｏ−
Ｄ７”）およびデータ・ビット（Ｅ）の１１ビツトであ
る。前記バーストのビット伝送速度は２５６ＫＨｚであ
る。第４図の図解（ａ）は、ＤＳ１５２〜５４のビンボ
ン方式のフォーマット、すなわちＳＭＸで受け取られる
パケット（入力バースト）５６およびＳＭＸから送出さ
れるパケット（出力バースト）５８を示す。

８８ＫＢＰＳの信号を各ステーション・ボートへ供給す
るのに加えて、各クラスタの５ＭＸ３は、５ＭＸ３に随
伴する制御ボート６０（第３図）において、１個の８Ｋ
ＢＰＳの建物制御（Ｘ）信号を供給する。

ＩＤＮのアーキテクチャにおいて、前記ＳＭＸはＩＤＮ
伝送システム階層における基本的な信号多重化レベルで
あり、前記マトリックスから遠隔に位置され得る。同様
にして、前記ＤＳＬは、ＳＭＸがその最長距離に至るま
でのどんな距離にでも位置されることを許す許容最長ラ
インを有している。このことは、暖房、換気および空調
（ＨＶＡＣ）機器のような無関係に制御される装置のた
めの８ＫＢＰＳの建物制御信号の使用を最適化するよう
にユーザーが位置を選択できるようにづる。

ＩＯＮは、３個の８８ＫＢＰＳのステーション・ボート
信号の各々に対して１個（すなわち各ボ゛−ト・クラス
タに対して１個）の８ＫＢＰＳの制御ボート信号を供給
する。

５ＭＸ３は、５ＴＡＲＴビツトを取り除き、３１［Ｆ）
８０ＫＢＰＳ（７）情ｔＨＦｆ、号ト、８ＫＢＰＳのＸ
ビット信号と、クロック回復の８ＫＢＰＳのＦＲＡＭＥ
　（Ｆ）ビットとを、ディジタル多重ループ（ＤＭＬ）
６１を通して、関連するＩＤＮ伝送システムの高位のチ
ャネルφマルチプレクサ（ＣＭＸ）に呈示するために、
２５６ＫＢＰＳのビット・ストリームに多重化する。前
記５ＭＸ３は、前記ステーション・ボートおよび制御ボ
ートへ呈示するために、ＣＭＸからの同一のフォーマッ
トとされた２５６ＫＢＰＳの信号を分解（ｄｅｌｌｕｌ
ＨｐｌｅＸ）する。前記ＤＭＬは、分離された対の配線
で各方向に同期直列ビット伝送を行う全二重伝送リンク
である。前記多重化２５６ＫＢＰＳ信号は、３個の６４
ＫＢＰＳのメツセージ・ビット・チャネル（音声および
／またはデータ）を含むので、前記多重化信号ループは
ＤＭＬ３と称される。

前記ＤＭＬ３のフレーム・フォーマットは、第４図の図
解（ｂ）に示され、ステーション・ボート４６〜４８（
第３図）の８０ＫＢＰＳの情報信号は、チャネルＯ〜２
と指称されている。前記ＤＭＬ３のフレームは、ざらに
ＦＲＡＭＥ　（Ｆ）ビット６２および制御ボート（Ｘ）
ビット６３を含んでいる。ここに示されているように、
ステーション情報信号はボート・インターリーブされる
。

すなわち、各ボートの１０個の情報ビットは、グループ
にまとめられ、各ＤＭＬ３のフレームは、２５６ＫＢＰ
Ｓのデータ伝送速度に対して１２５マイクロ秒のフレー
ム間隔で、合計３２ビツトを有する。

前記２６５ＫＢＰＳのＤＭＬ３信号は、前記マトリック
スへ呈示するための高位の（より速いビット伝送速度）
信号を提供するために、他の信号と一緒に多重化される
。第１図の最良の実施例において後述されるように、Ｉ
ＤＮ多重ボート信号は２．０４８ＭＢＰＳである。これ
は、ＣＭＸの段構成によって達成される。第３図に示さ
れる１つの構成においては、０ＭＬ３６１は６チャネル
信号ＭＸ　（ＣＭＸ６　’）６６ｒ第二（７）ＤＭＬ３
６４と多重化され、そして前記ＣＭＸ６６６は第４図の
図解（Ｃ）に示されるように、合１５１２ＫＢＰＳのＤ
ＭＬ６信号６８を供給する。ＤＭＬ６のフレーム・フォ
ーマット７０は、２つのＤＭＬ３信号のビット・インタ
ーリ−ピングを意味する。両方のＤＭＬ３信号のＦＲＡ
ＭＥ　（Ｆ）ビットは、一対のＦ’ＲＡＭＥビット７１
．７２になり、これらのＦＲＡＭＥビットは指定された
フレーミング・シーンケンスに従って１２５マイクロ秒
のサンプル・フレーム毎に変化する。同様にして、偶数
のメツセージ・チャネル（０，２，４）および奇数のメ
ツセージチャネル（１，３，５）は、ビット・インター
リーブされ、Ｘビット７３．７４も同様にビット・イン
ターリーブされる。代替構造として、６チヤネルＣＭＸ
、例えば５ＭＸ６７５がステーション・マルチプレクサ
として使用されることができ、この５ＭＸ６７５は６個
のＤＳＬステーション・ボートからなる１グループを２
個の制御ボート信号（制御ボート７６．７７＞を伴うＤ
ＭＬ６信号に直接多重化する。

前記ＤＭＬ６信号は、１２チャネルＣＭＸ　（０ＭＸ１
２）７９で、第２のり、ＭＬ６信号７８と多重化され、
第４図の図解（ｄ）のフレーム・フォーマット８１を有
する１、０２４ＭＢＰＳのＤＭＬ１２信号８０を供給す
る。このＤＭＬ１２信号は、２つのビット・インターリ
ーブされたＤＭＬ６信号として示される。代りとして、
前記ＣＭＸ１２は、０ＭＬ１２を４個のビット・インタ
ーリーブされた［）ＭＬ３信号（４個のＤＭＬ’３信号
入力を持つ１２チャネルＭＵＸ８２）として供給しても
よい。

４個のＤＭＬ１２フレーミング・ビット８３は、連続す
る奇数番号のフレームにおいて一斉に交番する。前記Ｄ
ＭＬ１２は、４個の制御ボートＸビット８４（３個のメ
ツセージ・チャネル毎に１個）を含む。

次に、０ＭＸ１２は、２４チャネルＣＭＸ　（０ＭＸ２
４）で、第二のＤＭＬ１２信号８６と多重化されて２．
０４８ＭＰＢＳのＤＭＬ２４信号をライン９０を通して
多重ボート５０へ供給する。低位のＤＭＬ信号における
のと同様に、ＤＭＬ２４は、２個のＤＭＬ１２信号、４
個のＤＭＬ６信号または８ｇのＤＭＬ３信号のいずれか
の組み合わせを意味する。８個のＤＭＬ３の代替例が０
ＭＸ２４９１によって示されている。第４図の図解（ｅ
）によって示されるＤＭＬ２４信号９２は、伝送システ
ム３６のうちの最高速ビット伝送速度の多重化信号であ
る。前記ＤＭＬ２４信号９２は、バイト・インターリー
ブされたフォーマットとされており、２４個の８ビツト
・メツセージ・チャネル（ＣＨＯ〜ＣＨ２３）、３個の
合成８ビツト制御（Ｃ）チャネル９４〜９６．３個の合
成８ビツト補助データ（Ｅ）チャネル９８〜１００，１
個の合成８ビット制御ボー−ト（Ｘ）チャネル１０２、
および１個の合成８ビツト・フレーミング（Ｆ）チャネ
ル１０４を有している。合計３２個の６４ＫＢＰＳチヤ
ネルが、各ＤＭＬ２４のフレームにある。

第１図はＩＤＮ３０の最良の実施例を示し、この実施例
は、［ＤＮのアーキテクチャ−の説明を容易にするため
に仮想線によって区分された、中央機器マトリックス３
２と、伝送システム３６と、付属ステーション機器４０
とを有している。、１つの最良の態様では、中央機器マ
トリックス・スイッチ１１０（第１５図に関して詳細に
記述されている）は、１６個のマトリックス・スイッチ
信号ボート（０〜１５）において１６個のＤＭＬ２４信
号からの５１２個の６４ＫＢＰＳのチャネル信号を切り
替える。第１図は２個の前記スイッチボ−ト１１１，１
１２のみを示している。最良のＬｌｔｌの伝送システム
３６は、基本ボート・クラスタ、すなわち３個のチャネ
ルＳＭＸ（１１３，１１４＞として選択されており、こ
のクラスタは、ステーション・ボートＤＳＬ入力１２０
および制御ボート信号１２２．１２３を多重化したもの
をスイッチ信号ボート１１１に供給するために、ＤＭｌ
、３リンク１１５，１１６を通して２４チャネルＣＭ×
１１７に接続されている。この組み合わせは、ステーシ
ョンＭＵＸへのＤＳＬ入力のグループの集中を最も少な
くすることを可能にする基本的′な伝送システムの構成
を与える。しかしながら、ユーザーの要求を満足するた
めに、必要に応じて第３図に示されたステーション・マ
ルチプレクサとチャネル・マルチプレクサとの組み合わ
せのどれもが使用可能であることが理解されなければな
らない。

公衆ネットワークへのＴＤＮの接続は、ディジタル信号
ＩＤＮを在来の公衆ネットワークの電話中継輪とインタ
フェースする中＊ｍカード１２８゜１３０を通してなさ
れる。前記中継線カードは、グランド・スタート（ＧＳ
）、ループ・スタート（ＬＳ）、ダイレクト・インワー
ド・ダイヤル（ＤＩＤ）並びに２線および４線Ｅ＆Ｍ中
継線にインタフェースする能力を備えている。各中継線
カードは、３木の入力中継線１３２．１３４にサービス
を行い、ライン入力をＩＤＮのディジタル・フォーマッ
トに変換する。中継線ディジタル信号入力は、次にＤＭ
ｌ３のフォーマットへ多重化され、ＤＭｌ３のライン１
３６．１３８を通して２４チャネルＭＵＸ　（０ＭＸ２
４）１４０と交換される。そして、この０ＭＸ２４１４
０は、前記中継線ディジタル信号入力を、後述するＩＤ
Ｎフィーチャー・カード１４２およびＩＤＮ呼プロセッ
サ・カード１４４から０ＭＸ２４への他の入力と一緒に
、多重化して多重ボート１１２へのＤＭｌ２４のストリ
ームとする。第５図は、第１図のステーション・ボート
１２０から伝送インタフェースを通して多重ボート１１
１へのＤＳＬ、ＤＭＬ信号のフォーマツティングを示す
。５ＭＸ３１１３のチャネル０．８．１６で受け取られ
たＤＳＬ信号が、ステーション・ボートのパケット１４
６〜１４８によって示される。ステτジョン・ボートへ
の出力信号は仮想線で示されている（チャネル０．８に
対するパケット１４９〜１５０）、１ｌｉｌｌｌｌｌボ
ートＸビツト１５２もまた示されている。各メツセージ
・チャネル・パケットは、スタート・ビットに加えて１
０ビツトの音声、データおよび制御情報を含んでいる。

ＤＳＬの伝送プロトコルにおいて、スタート・ビットは
５ＭＸ３　（およびボート・ステーション機器）によっ
てデータ・パケット受は取りのクロック回復のために使
用される。各パケットは、１２５マイクロ秒のマイナー
フレーム１５４毎の中で交換（出力／入力）される。最
良の実施例において、ＤＳＬのライン長は、ステーショ
ン・ボートと５ＭＸ３との間における信号伝播遅延を除
去するために、選択されたある最大長、典型的には４０
０フイートに制限される。

前記５ＭＸ３の信号はライン１１５Ａ、１１５Ｂを通し
て、０ＭＸ２４へ（から）送出される（受は取られる）
。前記ＤＭＬ３信号１５６は、ＤＳＬのボート・チャネ
ル０，８．１６　（１５８〜１６０）、建物制御ｌＸビ
ット１６２およびＦＲＡＭＥビット１６４を含んで合計
３２ビツトで、ボート・インターリーブされる。チャネ
ル・マルチプレクサ（ＣＭＸ）１１７は、８個のＤＭＬ
３信号を２．０４８ＭＢＰＳのビット伝送速度を右づる
ＤＭＬ２４信号１６６に多重化する。前記ＤＭＬ２４は
、バイト・インターリーブされる。メツセージ・チャネ
ル・バイト（各Ｄ　Ｓ　Ｌチャネル１６８〜１フ０の選
択可能な音声およびデータ・ビットＤｏ−Ｄ　、）は、
３個の合成ＦＲＡＭＥバイト１′７２．３個の合成制御
バイト（例えば、１７３）、３個の合成補助データ・バ
イト（例えば、１７４）および１個の合成Ｘバイト１７
５とインターリーブされる。このことは、合計３２個の
６４ＫＢＰ。

Ｓ信号チャネルで、そのうちの２４＠はメツセージ・チ
ャネルということになる。

８ＭＸ３からＣＭＸへのＤＭＬ３信号は、ディジタルの
２相ＡＭＩ（オルタネート・マーク・インバーテツドー
Ａｌｔｅｒｎａｔｅ　Ｍａｒｋ　Ｉｎｖｅｒｔｅｄ　）
　）信号フォーマットで符号化される。前記ＡＭＩディ
ジタル信号は、ＣＭＸから供給される直流電源電圧信号
（ＶＢ）に重畳される。ＣＭＸからＳＭＸへのＤＭＬ３
信号は、ＡＭＩコードの代りに、ＣＭｌ（コード・マー
ク・インバーテツド・・・Ｃｏｄｅ　Ｈａｒｋ　ＩｎＶ
Ｑｒｔｅｄ）フォーマットで符号化される。このことは
、０ＭＸクロックの５ＭＸ３回復を可能にする強力なり
ＭＬクロック信号コードを提供する。

第６図は０ＭＸ１１７のブロック図である。ＤＭＬ３人
力／出がインタフェース１８０は、８個のＤＭ１３人力
および出力信号（ライン１１５Ａ。

１１６Ａ、１１５Ｂ、１１６Ｂ）を受ける。入力ＤＭＬ
３信号は、入力パルストランス１８２，１８４を通して
交流結合される。前記トランス１８２．１８４は、直流
電圧を阻止し、ＤＭＬ３信号が前記トランスの二次側へ
通過することのみを許す高いコモン・モード除去比を備
えている。

各トランスの二次側に接続されたバイアス抵抗網１８６
，１８８は、伝送ラインを終端させ、入力信号をＤＭＸ
回路に対するコモン・モード電圧範囲にバイアス覆る。

バイアスされたＤＭＬ３信号は、高い周波数のノイズを
除去づるために、ローパスフィルタ１９０，１９２を通
して結合されて、ＡＭＩ−単極性（ＡＭＩ−ｔｏ−ｕｎ
ｉｐｏｌａｒ　）　Ｄ　ンバータ１９４．１９６に呈示
される。前記コンバータは、多重化のために、ＡＭ１両
極性信号を単極性の零復帰（ＲＺ）フォーマットに変換
する。次に、８個のＲＺ方式のＤＭＬ３信号は、第７図
に関して詳述される集積回路（ＩＣ）のマルチプレクサ
（ＭＬＪＸ）であるＭＵＸ２００にライン１９８を通し
て呈示される。

前記出力ＤＭＬ３信号（８ＭＸ３への出ツノ）は、前記
ＭＵＸから出力ライン２０２上に呈示される。

この出力信号もまた符号化されるが、この符号化はコー
ド・マーク・インバーテツド（ＣＭ　Ｉ　）フォーマッ
トにおいて行われる。ＣＭＴ信号は高い周波数成分を有
しているので、それらの信号は２゜０ＭＨｚのカットオ
フ周波数を有するローパスフィルタ２０４，２０６を通
して濾波される。これは、２５６Ｋｌ−１２の基本周波
数と３個の奇数調波数が通過することを許す。濾波され
た信号は、出力パルス・トランス２０８，２１０に呈示
される。

前記ＳＭＸは、入力パルス・トランスの一次側のセンタ
ータップと出力パルス・トランスの二次側とをｃＭＸＷ
Ｉ２１１　（典型的ニハ、直流２８ｖ）の相反対する極
に接続することにより、直流電源をＣＭＸから受ける。

コンデンサ（典型的には、０．１マイクロフアラツド）
２１２，２１４が、トランスの直流飽和を避けるために
、各出カドランスの一次側に挿入されている。出カドラ
ンスの二次側は、戻りＤＭＬ３伝送ライン（１１５Ａ。

１１５）に結合されている。

ＤＭＬ２４ラインは、ＤＭＬ３と同様に、ＤＭＬ２４伝
送ラインの長さに応じて、Ｉ１０インタフェース２１６
を通して接続されてもよい。もしＣＭＸがＩＤＮ中央機
器内にあれば、ＤＭＬ２４は符号化される必要もないし
トランス結合される必要もない。しかしながら、長いＤ
ＭＬ２４のライン長が減衰および電磁妨害（ＥＭＩ）に
よる信号ノイズを受ける。そして、ＤＭＬ３と同様にＤ
ＭＬ２４を差動信号に符号化することが好ましい。ＤＭ
Ｌ２４信号は、ライン２１８．２２０を通してマトリッ
クス・ボート１１１へ供給される。

ヂャネル・マルチプレクサ・アセンブリー１１７は、さ
らにランダム・アクセス・メモリ（ＲＡＭ＞２２２を含
み、こ（７）ＲＡＭ２２２ｉ；ｔ、ＭＩＪＸ回路２００
と組み合わさって、ＤＭＬ２４のラインとＤＭＬ３のラ
インとの間の多重化および分解（ｄｅｍｕｌｔｉｐｌｅ
ｘｉｎｇ）　１３１能のすべてを備えている。

第７図は、ＭＵＸのＩＣのアーキテクチャ−のシステム
・ブロック図である。ＭＵＸは、ＤＭＬ２４の入力信号
を中央マトリックスからライン２１８を通して直並列変
換シフトレジスタ２３０にロードする。ＤＭＬ２４の全
フレームが各チャネルバイト毎に、ＭＵＸデータバス２
３２を通して外部ＲＡＭメモリ２２２（第６図）にロー
ドされる。各チャネルバイトのＲＡＭのアドレスは、前
記ＲＡＭに９ビツトのアドレスを与える内部ＭＵＸカウ
ンタ／アドレス発生器によって発生される。この９ビツ
トのアドレスは、双安定素子２３４およびダウン・カウ
ンタ２３６において、ＩＤＮシステムクロック（第１図
）からの４．０９６Ｍｚ信号をダウンカウントすること
によって得られる。カウンタ・クロック信号の８個はレ
ジスタ２３８においてバッファされ、ＲＡＭ２２２のア
ドレス入力へ呈示するために、バイト・フォーマットで
ＭＵＸアドレスバス２４０へ読み出される。第９番目の
アドレス・ビットは、５個のクロック位相信号（Ｐｉ〜
Ｐ４　、　Ａ８　）を供給するために４．０９６ＭＨｚ
の入力をダウンカウントする位相発生器回路２４２によ
って供給される。ライン２４４のへ８クロック信号は、
９ビツトのアドレスを提供するためにアドレスバスのバ
イトとともにＲＡＭへ送られる。書き込み許可信号がタ
イミング発生論理２４８によってライン２４６を通して
ＲＡＭへ供給されて、各データ・バイトへの書き込みを
許す。

ＭＬＪＸは、［）ＭＬ２４信号に関するフレーミングを
達成したならば、入力ＤＭ１２４のデータをロードする
。フレーミングは、１個のマスターフレーム（８個の１
２５マイクロ秒フレーム）上の合成ＦＲＡＭＥバイト（
１７２、第５図）のフレーミング・パターンがＭＵＸフ
レーム検出回路の２５０の内部カウンタに一致したとき
に達成される。

第８図は１個のマスターフレーム２５６の８個のＤＭＬ
２４フレーム２５４に対づるフレーミングパターン２５
２を示す。マスターフレーム（マイナーフレーム３．４
．６．７＞のＰ、Ｑ、ＲおよびＳ　ＦＲＡＭＥバイト（
２５７〜２６０）は、どんな状態でもよく、ＭＵＸの７
レーミングに影響しない。フレーミング・パターンが正
しく検出されたとき、ＭＵＸは「ハードロック」状態（
２６２、第９図の状態図）になり、ＭＵＸは入力および
出力ＤＭＬ３のデータ並びに入力および出力ＤＭＬ２４
のデータの多重化および分解を行う。これは、正常な動
作状態であり、この間は、以下に記述されるＭＵＸのオ
ーバーヘッド操作機能のためにＰ、Ｑ、Ｒ，Ｓバイト（
チャネル）が使われる。

もしＭＵＸが３個の連続する間違ったフレーミング・パ
ターン（フレーム・エラー２６４〜２６６、第９図）を
検出すると、ＭＵＸはプロセス上、ハードロック状態か
ら抜は出て、「ソフトロック」状態（２６８，２６９＞
を通過して［ハードアン０ツク状態Ｊ２７０（第９図）
に入る。ＭＵＸは、３個より少ないフレームエラーを検
出したとき、ソフトロック状態になる。そして、この状
態では、ＭＵＸは機能的には前記ハードロック状態と同
様に動作する。３番目のエラーのときに、フレーム回路
（２５０、第７図）はハードアンロック状態（ＨＵ、Ａ
ＤＶ出力）ヲ開始し、ＣＭＸｋ：ＤＭＬ３、ＤＭＬ２４
をディスエーブルさせ、ＤＭＬ２４出力をロウ、ＤＭＬ
３出力をハイに保持する。ＭｔＪＸはまた、以下に述べ
る選択されたＣＭＸの機能をリセットする。前記ＣＭＸ
の機能は、ＤＭＬ２４のループ・バックをディスエーブ
ルすること（もしイネーブルされているなら）、Ｐ、Ｑ
、Ｒ，Ｓチャネル・コマンドに応答しないこと、および
ＲＡＭ（２２２、第６図）における８個全てのＤＭし３
のオフセット位置を零にリセットすることを含む。ＣＭ
Ｘは、直ちにパターンに照して、各マスターフレームを
サーチすることによって再びフレーミングを得ようとす
る。

ＭＵＸ（７）内部カウンタ（２３６、Ｆ７図）Ｌ；ｔ、
入力ＤＭＬ２４データ・ストリームに対して「外れる」
ことを許される。すなわち、該カウンタは、ハードロッ
ク状態外で誤ったパターンが検出される毎に、ＤＭ１２
４ビット（２４４ナノ秒）の半分の開停止する。１個の
正しいフレーミング・パターンが到来すると、ＭＵＸは
ハードロック状態に戻り、正常動作を再開する。

ＣＭＸはまた一時的な記憶のために、ＤＭＬ３の入力デ
ータをライン１９８を通してをＲＡＭに書き込む。ＤＭ
Ｌ３ライン（ＤＭＬ３　（０）からＤＭＬ３　（７））
は、ＤＭＬ３人カイシカインタフェース２フ２図）に受
け入られる。各Ｄ　Ｍ　Ｌ　３の入力信号は、ビット当
り８回サンプルされる（サンプルレート２．０４８ＭＨ
２）。各サンプル値はリアルタイムで書き込まれ、バス
２３２を通してＲＡＭに送られる。カウンタ２３６．２
４２は、９ビツトの書き込みアドレス（バス２４０およ
びライン２４４）を供給する。個々のＤＭ　Ｌ３のルー
プ長は、選択された最大距離に至るまでの間で変化する
から、ＣＭＸへのＤＭＬ３信号の到着時間は伝播遅延に
よって異なる。２．０４８ＭＨ２のサンプルレートは、
個々のＤＭＬ３のｌ延を検出し、それぞれに対して「ラ
イン長調節」遅延値を設定するために、高分解能を提供
する。

第１０図の図解（ｂ）、（Ｃ）、（ｄ）は、３個の入力
ＤＭＬ３信号を示し、これらの信号は図解（ａ）の出力
ＤＭＬ３信号に比較して著るしく高い伝搬遅延を有して
いる。図解（ｅ）はＣＭＸのサンプルレートを示す。５
００フイートまでのライン長で、最大約１６マイクロ秒
の遅延がＤＭ３人力到着の実時間に加算される。また、
より長いラインに対しては、対応してより少ない遅延が
加算される。フレームの開始の後、すなわち全てのＤＭ
１３人力がＲＡＭに格納された後、ＣＭＸは、出力ＤＭ
Ｌ２４のメツセージ・チャネルの定式化を１６マイクロ
秒の間ａらせる。

この遅延は、ＤＭ１３人力およびＤＭＬ２４の時間スロ
ットがそれぞれ生じたときに、特定のＤＭ１３人力がＤ
ＭＬ２４の挿入に対して利用可能になることを保証する
。

各ＤＭ１３人力信号に対する遅延の量は、ＩＤＮの呼プ
ロセッサカード１４４（第１図）によって実行されるエ
ラー最小化ルーチンによって決定される。各ＤＭ１３人
力の遅延は、ＲＡＭ内の「オフセット」位置に記憶され
る。各遅延値は５ビツトで、２．０４８ＭＨ２のサンプ
ルレート′で合計３２オフセツト、インクリメントし、
最大遅延は３２Ｘ４８８ナノ秒−１５．６マイクロ秒で
ある。５００フイートより短いラインを持つＤＭＬ３信
号は、より早く記憶される、すなわちより長いラインの
ＤＭＬ３信号より早いカウントアドレス値で記憶される
であろう。したがって、各ＤＭＬ３に対する遅延（０〜
１６マイクロ秒）は、ＤＭＬ２４のフレームへの挿入の
ためにメモリからＤＭＬ３信号が取り出されているとき
に、ＲＡＭから読み出され、ＭＵＸライン長回路２７４
およびアドレス・オフセット発生器２７６（第７図）に
よってサンプルのアドレスに加えられる。

８個の遅延オフセット値はＣＭＸの初期化の間に０〜３
マイクロ秒の範囲の初期値にプリセットされ、しかる後
に実際に検出されたＤＭＬ３の遅延に基づいて変更され
る。前記遅延値はＩＤＮマトリックス・プロセッサ（後
述される）によって各ＣＭＸに、各マスターフレームの
Ｐ、Ｑ、Ｒ。

Ｓチャネル・バイト（２５７〜２６０１第８図）を通し
て呈示される。Ｐ、Ｑ、Ｒ，ＳはＩＤＮマトリックスプ
ロセッサからの０ＭＸ制御チャネルである。、Ｐチャネ
ルは制御データを供給し、Ｑ。

Ｒ，Ｓチャネルはともに制御コマンドを供給する。

ＩＤＮプロトコルの下で、ＭＵＸのＰ、Ｑ、Ｒ。

Ｓ検出および復号回路２７８（第７図）によって、各マ
スターフレームの各ＰＱＲＳバイトは等価なＰ、Ｑ、Ｒ
またはＳビットに復号される。前記復号回路は、各バイ
ト中の１の数を数え、４以上の１は１と復号し、５以上
のＯはＯに復号する。

前記ビットは、８個のマスターフレームからレジスタに
累積される。単一のＱ、Ｒ，Ｓビットは各マスターフレ
ームに従って復号化され実行される操作コードを形成す
る。第１１図ＡはＱ、Ｒ。

Ｓビットの操作コード・コマンド２８０を示し、コマン
ド０１１　（２８２）は変更されたＤＭ　Ｌ３のオフセ
ット値をロードする。第１１図Ｂは、累積されたＰバイ
ト２８４を示す。Ｐｏは最も最近に復号されたＰビット
であり、Ｐ７は最も以前に復号されたビットである。Ｐ
ｏ−Ｐ４ビットは、ビットＰ５〜Ｐ７　（Ａｏ−Ａ２）
によって識別される各Ｄ　ｆｖｌ　Ｌ　３に対する５ビ
ツトのオフセット値（Ｄｏ−Ｄ４）を示す。「ロード・
オフセット」コマンドは、ＲＡＭの記憶位置Ａ。〜△２
にオフセット値り。〜Ｄ４を記憶させる。

ＣＭＸのＤＭＬ３出力信号は、バイト・インターリーブ
されたメツセージ・チャネル（ＣＨｏ。

ＣＨｌ・・・）、並びにビット・インターリーブされた
（ＦＯ、Ｆｌ　）ＦＲＡＭＥ、制御、ＥビットおよびＸ
ビット合成バイトをもって、バイト毎に受け入れられて
ＲＡＭに記憶されたＤＭ１２４人カデータカデータすこ
とによって、定式化される。首尾一貫性のために、メツ
セージ情報バイトの８ビツトはメツセージ・チャネルと
呼ばれ、合成バイトは合成チャネルと呼ばれる。

第１２図Ａは、ＦＲＡＭＥ合成チャネル２８８からＸバ
イト合成チャネル２９０を含むＤＭＬ２４人力のＲＡＭ
スタック２８６を示す。ＣＭＸは合成チャネル（２９２
，２９４、第１２図Ｂ）を−回のメモリ・アクセスにお
いて並列に取り出し、その８ビツトを８個の［）ＭＬ３
の出力のそれぞれに分解する。メツセージ・チャネル・
ビットの取り出しは、８回のアクセスを必要とする（例
えば、ＣＨｏのビットＤ。、Ｄｌに対しては２９６，２
９８）。各アクセス毎に、各ＤＭＬ３出力に対して１個
のメツセージ・チャネル・ビットが選択される。この分
解（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）プロセスは、第１
３図に示される。ＥおよびＣ合成チャネル３００．３０
２は、０ＭＸデータバスを通してＤＭＬ３出力インタフ
ェース（３０６、第７図）のラッチ（３０４、第７図）
に並列にロードされる。

それらのビットはＣＭ（符号化され（３０８、第７図）
、８個のＤＭＬ３　（０）〜ＤＭＬ３　（７）出力（３
１０、第１３図）に置かれる。メツセージ・チャネルの
データ（例えば、ＣＨＯ−Ｃ８４＞は、各ＤＭＬ３出力
に対して１回にり。〜Ｄ７の１ビツト分解される。

再び第１図を参照すると、ＣＭＸのＤＭＬ２４出力は信
号は、マトリックス・スイッチ４！ｌ器３２の入力／出
力（Ｉｌｏ）スイッチ信号ボート１１１゜１１２を通し
て呈示される。最良の実施例では、１６個のＤＭ１２４
人力信号があり、これらはそれぞれ１２５個のＳマイナ
ーサンプルフレームにおいて３２個の６４ＫＢＰＳのチ
ャネル（メツセージおよび合成チャネルの両方）を有し
ている。ＤＭＬ２４の信号周波数は２．０４８ＭＨｚで
ある。

１６個のＤＭＬ２４信号の全てが２：１人力ＭＵＸ３１
２に呈示され、コ（１）ＭＵ　Ｘ３１２ｆ；ｔ　１６＠
ノ２．０４８ＭＨｚのＤＭＬ２４信号をマトリックス・
スイッチ１１０への８個の４．０９６ＭＨｚのＤＭ１４
８信号（Ａ−１−１）に多重化する。

第１４図の図解（ａ）、（ｂ）は、２：１ＭＵＸへのＯ
および１人力における２個の現ＤＭＬ２４メツセージ・
チャネルを示す９図解（Ｃ）は、ＤＭＬ２４信号のビッ
ト・インターリーブされたバイトを多重化した、２倍の
ビット伝送速度でＭＵＸ出力出力用われる０Ｍ１４８を
示す。第１５図は、マトリックス・スイッチ１１０のブ
ロック図である。８個のＤＭ１４８人力３１４　（Ａ、
Ｎ−Ｈ，Ｎとラベルされている〉は、マトリックス・レ
ジスタ・アレイ３１６によって受け取られる。これらの
７レイは各入力に関連するレジスタにおいて０Ｍ１４８
のチャネル信号を分離しバッファする。Δ■８アレイ入
力に対して示されているように、デマルチプレクサ３１
８はビット・インターリーブされたＤＭＬ４８信号をバ
イト・チャネル信号に分解し、このバイト・チャネル信
号は直並列シフトレジスタ３２０．３２２に直列にロー
ドされる。直列にロードされたビットは、マトリックス
・マスタークロックの連続するクロック周期で、１２５
マイクロ秒のマイナーフレーム当り１回、バス３２４゜
３２６を通じて並列にマルチプレクサ３２８にストロー
ブ出力される。

Ａ〜Ｈ入カデカチャネル連続するマスタークロックの立
ち上がりで順次音声ＲＡＭにストローブ入力される。前
記マスタークロック信号はマトリックスのアドレス／カ
ウンタ論理回路３３０によって供給される。このクロッ
クの周波数は４ＭＨ７のオーダーである。

ＭｔＪＸ３２８　（Ｄｏ−Ｄ７）からのチャネル信号は
、アレー出力３３２を通してマトリックス音声ＲＡＭ３
３４　（第１図）にストローブ出力される。前記マトリ
ックスは時間スロット交換（ｔｉｍｅｓｌｏｔ　１ｎｔ
ｅｒｃｈａｎｏｅ　、　ＡＳ　Ｉ　）型式のスイッチで
ある。前記Ａ−Ｈアレイ入力の直列入力データは、最上
位桁の（ビット７）を最初に、最下位桁のビット（ビッ
トＯ）を最後にして受け取られる。第１６図の図解（ｄ
）、（ｆ＞は、ＡｌＮ、ＢＩＮ、例えばＡＩ　、Ａ２　
、Ｂｌ　、Ｂ２への直列のビット・インターリーブされ
た入力の一部を示す。図解（ｄ）は、ピッドＯ”３３６
を受け取った完成されたＡ１チャネル信号を示し、この
１バイトは、間隔３３８（図解（Ｃ））の間、１マスタ
ークロツク周期遅れて、ＲＡＭアドレス３４０（図解（
ｂ））でＭＵＸ３２８へストローブ出力される。

音声ＲＡＭから戻って来るチャネル信号は、デマルチプ
レクサ３４２によって受け取られ、このデマルチプレク
サ３４２は各８ビツトを分解し、８個の出力のそれぞれ
に関連する２個のレジスタのうちの適当な１個に入力す
る。Ａｏ比出力対しては、これらのレジスタは並直列レ
ジスタ３４８〜３５０を含む。これらの信号は、出力マ
ルチプレクサ３５２を通して、ビット・インターリーブ
されたＤＭ１４Ｂのフォーマットで出力制御回路３５４
へ直列にストローブ出力され、出力ビン（Ａｏ−Ｈｏ）
３５６へ呈示される。

アドレス／カウンタ論理３３０は、ビン３５８で外部の
４．０９６ＭＨｚりＯツク信号を受け、ライン３６０へ
供給される複数の時間基準信号を同期して発生する。前
記マトリックス時間基準信号は４ＭＨｚから８　Ｋ　Ｈ
ｚの範囲に渡っており、より大きなＩＤＮシステムにお
ける弛のマＩ・リツクス・スイッチとの同期のための、
ライン３６２上への１ＫＨｚの出力を伴っている。前記
ライン３６０のクロック信号は、クロック・バッファ３
６４（第１図）およびライン３６６を通してシステム全
体に呈示される。

ロード制御回路３６８はクロック／アドレス出力と同期
され、適当なマトリックスＩ１０の多重化を選択するた
めに必要とされる時間基準信号を復号する。マトリック
ス同期論理３７４は、複数のマトリックス・スイッチン
グ装置を有するより大きなシステムにおいて、他のマト
リックス・スイッチの時間基準およびマスターフレーム
出力を同期させるためのインタフェースを提供する。前
記同期論理の入力３７６は、他のスイッチ・マトリック
スからのＩＫＨｚのクロックであり、この１　ＫＨｚの
りＯツクはマトリックス１１０のライン３６２に供給さ
れるＩＫＨｚのクロックと同じものである。

再び第１図を参照すると、前記マトリックス音声ＲＡＭ
３３４は、バイト・チャネル情報の実際上のスイッチン
グを提供する。前記レジスタ・アレイからのデータは、
制御ＲＡＭ３８０によって指定されたシーケンスに従っ
て書き込まれ、また読み出される。マトリックス制御マ
イクロコンピュータＭＣＭ　（３８２）は、システムの
初期設定の際に、制御ＲＡＭ３８０のデータを、所定の
システムの入力チャネルが所望通りの出力チャネル、例
えば制御チャネル、フレーミング・チャネルその他に接
続され、グループにまとめられ、所望の順序でＩＤＮ制
御回路に接続されるように、ロードする。前記ＭＣＭ３
８２は、また、ユーザーによるサービス要求に応えて接
続を設け、また取り去るための、ＩＤＮ呼プロセッサカ
ード１４４とマトリックス・スイッチとの間のインテリ
ジェント・インタフェースを構成する。

前記ＭＣＭ３８２は、インテル８０３１．１チツプ・マ
イクロコンピュータのような既知の型式のマイクロプロ
セッサであり、データ／アドレスバス３８４を通してＲ
ＡＭ／ＲＯＭメモリ３８６とインタフェースされる。ア
ドレス多重回路３８７は、チャネル識別アドレスを供給
づるためにライン３６６のシステム・クロックを復号す
る。前記チャネル識別アドレスは、適正なチャネル信号
の識別およびチャネルの読み出し／書き込み操作のため
に、ＭＣＭ３８２のアドレスラインと多重化されて制御
ＲＡＭに入力される。ライ−チャー・カード・マルチプ
レクサ（ＦＣＭ）３８Ｂは、ＭＣＭ３Ｂ２をチャネル・
マルチプレクサ（０ＭＸ２４）１４０の１個のＤＭＬ３
のループ３９０にインタフェースする。このＤＭＬ３の
ループ３９０は、前記呼プロセッサと通信するためにＭ
ＣＭ３８２によって使用される。０ＭＸ２４１４０の残
りの７個のＤＭＬ３ループは、中央マトリックス３２と
以下に説明するフィーチャーおよび中継線カードとの間
の通信のために使用される。本ＩＤＮのアーキテクチャ
−の１個の重要な様相は、全てのシステム情報、すなわ
ちメツセージおよび合成チャネル信号が、マトリックス
・スイッチを通して切り替えられ、それによってＭＣＭ
３８２がＩＤＮの情報をシステムのどこにおいても指揮
することを許すことである。すべての情報源が切り替え
られる。このことは、システムの柔軟性を最大限にする
。

ＦＣＭ３８８は、フレーム検出回路（第７図の多重化回
路２００に関して後述される）を含み、クロック・バッ
ファ３６４からライン３９２を通して到来する時間基準
信号に応答する。ＦＣＭ３８８は、ＭＣＭ３８２の読み
出し／書き込み動作のための割り込みストローブを発生
する。各ＤＭＬ３のフレーム（例えば１５６、第５図）
の３個のＤＭＬ３メツセージ・チャネルは、データの通
信のために使用される。制御情報は、メツセージ・チャ
ネルの１つの制御（Ｃ）ビットによって供給される。１
個のメジャーフレーム（８個の１２５マイクロ秒フレー
ム）が制御情報の１バイトを受信／発信するために必要
である。各フレームにおける不使用のビットは論理０に
設定される。

マトリックス・トーン発生回路は、トーン発生マイクロ
コンピュータ（ＴＧＭ）３９４を有しており、このＴＧ
Ｍ３９４はインテル８０３１マイクロプロセツサのよう
な既知の型式のものであり、外部ＰＲＯＭメモリ３９６
およびバス３９８を有している。ＴＧＭ３９４はＰＣＭ
符号化されたトーン（例えば、呼び出しダイヤル音、話
中音、その他）のテーブル索引を行い、それを１６バイ
ト深さのＦ■ＦＯレジスタ４００に書き込む。このトー
ン情報は、専用ＤＭＬ２４ループ４０２のうち゛の使用
可能な３２個の６４ＫＢＰＳのチャネルのうちの１６個
を使用する。残りの１６個のチャネルは、マトリックス
制御１３８６（第１図に関し後述する）へのＩＤＮ接続
情報の転送に使用される。

ＴＧＭ３９４は、フレームの発生および制御チャネル処
理において使用するための制御信号を発生する。これら
の２つの型式の情報は、前記マトリックス・スイッチ１
１０へ並直列シフトレジスタ４０４およびＤＭＬ２４ル
ープを通して伝送される。

１６個のＤ　Ｍ　Ｎ　２４チヤネルの各組に対するＰＣ
Ｍトーン・データおよび制御情報は、１２５マイクロ秒
の各フレームの間に、レジスタ４００にロードされる。

同期、および適正なチャネル・スロットの決定は、シス
テム・クロック信号を復号することによってチャネル選
択信号４０６により行われる。ＴＧＭ３９４は、ＦＩＦ
Ｏレジスタ４００がＤＭＬ２４のループを通して転送を
行うことを可能とし、かつその状態を２個（Ａ、Ｂ）の
並列出力ボート・ビットを通してＭＣＭ３Ｂ２に報告す
る。

前記スイッチ・マトリックスは、適当な合成制ｔｉｌｌ
（Ｃ）ビット・チャネルを関連する処理機器にスイッチ
ングすることによって、全てのＩＤＮ制御情報を分配す
る。制御情報の処理は、マトリックス中央機器に統合さ
れたフィーチャー回路において行われる。補助データは
、フィーチャー回路か、または１個もしくはそれ以上の
局所的または遠隔に付属された特別な目的のプロセッサ
のいずれによっても処理できる。ＩＤＮ内での全ての通
信、例えば、ユーザー・ステーション・ボート間の通信
およびＩＤＮ中央機器内での通信は、前記スイッチング
・マトリックスを通して行われる。

このため、ステーション・ボート装置への制御情報およ
び該装置からの制御情報を蓄積し配布する制御チャネル
・インタフェースは、呼プロセッサ・カード１１４上の
ＩＤＮ呼プロセッサへの情報および該プロセッサからの
情報を伝えるために前記マトリックス・スイッチを使用
する。

呼プロセッサカード１４４上の呼ブロセッザ４０８は、
ＩＤＮステーション・ボート間の信号接続を設けたり、
取り去ったりする責任を負う。前記プロセッサ・カード
１４４はまた、ネットワークのバフｔ−マンス健康度を
監視する。前記呼プロセッサは、１６ビツトのモトロー
ラＭＣ６８００マイクロプロセツサのような既存の形式
のものであり、入力／出力（Ｉｌｏ）マイクロプロセッ
サ４１０とともに使用される。前記Ｉ１０マイクロプロ
セッサ４１０は、同様にして、８ビツトのインテル８０
５１マイクロコンピユータのような既存の形式のもので
ある。加うるに、前記呼ブロセッサ・カード１４４は、
オンボードのＲＡＭおよびＲＯＭメモリ４１２．４１４
を有している。

前記呼プロセッサは、ＩＤＮステーション・ボート間に
おける全ての音声／データ通信を確立し、維持し、終了
する全ての局面を制御する。さらに加うるに、前記呼プ
ロセッサは、ルーチンおよび要求された診断を実行し、
欠陥を検出し、かつ統計報告を発生させる。

その監視制御をなすに際し、前記呼プロセッサはＩＤＮ
内の種々の支援機能によって補助される。

通例、フィーチャーと呼ばれるこれらの支援機能は、Ｉ
ＤＮ通信を強化するものであって、フィーチャー・カー
ド１４２（第１図）内に存在する。

基本的な支援フィーチャーは、トーン発生（ＤＴＭＦ、
ＭＦ、ＳＦおよびディジタルＭＷ）　、会議（２より多
い共同接続されたステーション・ボート）、低速度モデ
ムおよびＵＡＲＴ機能、およびコード変換を含んでいる
。加うるに、システムの信頼性を強化し改善する支援フ
ィーチャーがある。

これらのフィーチャーは、誤り率の監視、トーン長識別
検出器、暗号制御チャネル集中、ＦＲＡＭＥコード発生
／監視、および音声チャネルの品質測定を含む。これら
の機能は、もし個々の専用機能回路に収容されるならば
、ＩＤＮの中央機器内に種々の構成のサービス・カード
を必要とする。

そして、それらはシステム支援のために、システムのユ
ーザーまたは保守要員によって在庫されなければならな
いであろう。しかしながら、本発明においては、全ての
異なる機能が包括的な構成、すなわちプログラマブル・
フィーチャー・カードに収容される。

第１７図は、プログラマブル・フィーチャー・カード１
４２の最良の実施例の簡略ブロック図である。この最良
の実施例においては、前記カード１４２は３個のプログ
ラマブル・フィーチャー回路４２０〜４２２を含み、前
記３つの回路のそれぞれは同一のものである。回路４２
０について示されるように、各カードは、並列Ｉ１０ア
ドレスバス４２６およびデータ４２８を有する信号プロ
セッサ４２４と、プロセッサ４２４とチャネルＭＵＸ１
４０（第１図）からのＤＭ１３人力信号４３１とをイン
タフェースするインタフェース回路４３０と、信号メモ
リ４３２とを含む。インタフェース回路４３０およびメ
モリ回路４３２は、プロセッサの両方の並列バス４２６
，４２８に応答する。前記プロセッサ４２４は、高速度
で、８ビツトマイクロヒンビユータであるインテル８０
５１のような、多数の既知の型式のプロセッサのいずれ
であってもよい。前記８０５１は、メモリ４３２を補う
内部ＲＡＭおよびＲＯＭメモリを含んでいる。代わりに
、外部メモリに全て依存して、インテル８０３１を使用
することもできる。前記プロセッサ４２４は、当該技術
分野においてよく知られている技術を使用してプログラ
ムされている。

前記プロセッサ４２４は、ライン４３４上のｌＤＮ時間
基準情報を受け、インタフェース４３０を通してデータ
／制御情報をＩＤＮ（呼プロセッサ、その他）と交換す
る。インタフェース４２４は、３個のＤＭＬ３の８ＫＢ
ＰＳＩＩＩ［ｌチャネルの１つと一緒に、プロセッサ４
２４とＤＭ１３人力の３個の６４ＫＢＰＳデータチヤネ
ルとの間に全二重Ｉ１０を形成する（他の２つの８ＫＢ
ＰＳ制御信号は、この最良の実施例では使用されない）
。

前述のように、３個の回路（４２０〜４２２）は独立で
ある。しかしながら、２個の該回路の前記プロセッサの
直列ボート４３６（丁Ｘ、ＲＸ）は、プログラムされた
フィーチャー、例えば６個のステーション・ボートの会
議を実施するために３個より多いＤＭＬ３データ・チャ
ネルが必要とされるときに、データ伝送を可能にするた
めに相互接続されてもよい。第１８図は、プログラマブ
ル回路４２０の詳細ブロック図である。インタフェース
４３０・・・これはまたフィーチャー・カード・マルチ
プレクサ（ＦＣＭ＞と呼ばれる・・・は、ステーション
ＭｔＪＸ／ＤＭＵＸ　（ＦＣＭ）４４０と、■１０レジ
スタ４４２〜４４５で機能的に示されるダイナミック直
並列／並直列シフトレジスタとを含む。前記ＦＣＭは、
各直列ＤＭＬ３のマイナーフレームを受け、３組の８バ
イトのデータ語をりロックしてレジスタ４４２〜４４４
（データ１゜２，３）に入力するとともに、データ語３
の制御ビットをクロックしてレジスタ４４５に入力する
。

各ＤＭＬ３のマイナーフレームのＸビットおよびＦＲＡ
ＭＥビットは、ＦＣＭ内のレジスタに記憶される。前記
ＦＲＡＭＥビットは、ＩＤＮに書き込まれた［）ＭＬ３
のフレームにループバックされる。

データ詣は１２５マイクロ秒のマイナーフレーム毎に受
け取られかつ送出されるので、１バイトの制御情報を受
け取りまたは送出するためには、１マスターフレーム（
第８図）が必要になる。データの各マイナーフレームは
、ＦＣＭからライン４４８通して割り込みｌＮＴ１へ入
力される８ＫＨｚのストローブよって合図される次のＤ
ＭＬ３のマイナーフレームのＦＲＡＭＥビット時間の問
、前記レジスタからバス４２８を通してプロセッサ４２
４に並列にロードされる。制御バイトは、ＥＣＭからラ
イン４５０を通して割り込みＩＮＴＯに入力されるｌＫ
Ｈ２のストローブによって合図される各マスターフレー
ムに続いてロードされる。

これらのストローブは、データ／制御情報をＩＤＮから
読み出し、またＩＤＮへ書き込むためのＤＭＬ３のタイ
ミングをプロセッサ４２４に提供づる。前記レジスタ４
４２〜４４５はまたプロセッサ４２４の出力データの並
直列変換を行うために使用される。そして、前記プロセ
ッサ４２４の出力データは、データに対しては１２５秒
毎に１回、制御情報に対してはマスターフレーム毎に１
回、ＩＤＮへ書き込まれる。前記レジスタは出力ＤＭＬ
３のフレームを並列にロードされ、ＦＣＭへ出力し、こ
のＦＣＭはＦＲＡＭＥビットを付加する。

前記信号メモリ４３２はプログラム・メモリ４５２およ
びデータ・メモリ４５４を含む。プログラム・メモリ４
５２は、選択されたフィーチャー（支援機能アルゴリズ
）が回路によって実行され。

るように制御プログラムを記憶する。もし前記制御プロ
グラムが前記カード上に永続常駐するべきであれば、前
記プログラム・メモリ４５２はＲＯＭまたはＥＰＲＯＭ
となろう。代わりに、もし前記カードがその１所でプロ
グラマブルでなければならぬなら、ＲＡＭが使用されな
ければならない。

データ・メモリ４５４はＲＡＭである。プログラム・メ
モリ２４５およびデータ・メモリ４５４の両方はバイト
幅で、それぞれの実際の記憶容量は必要に応じて選択で
きる。

前記プログラマブル・フィーチャー・カードは、ＩＤＮ
の制御機能処理の分配においてシステムに融通性を与−
える。該カードは、前述のＩＤＮ支援機能のすべてに対
して基本的な構成ブロックを形成する。選択された各フ
ィーチャーに対し必要なソフトウェアは−、コンピュー
タ・プログラミングの当業者が個々の応用に対して必要
と考えるものである。

同様にして、最良の実施例に関して本発明を説明してき
たが、本発明の精神および範囲を逸脱することなく、本
発明の型式および詳細において種々の変更、省略および
付加がなされてもよいことが、当業者によって理解され
なければならない。

【図面の簡単な説明】

第１図はその中で本発明が使用され得る統合ディジタル
・ネットワークのシステム・ブロック図、第２図は第１
図の実施例の簡略図、 第３図は第１図のシステムの代替構成において使用する
ための代替サブシステムの実施例の簡略ブロック図、 第４図は第３図の説明に使用される波形の波形図、 第５図は、関連する入力／出力波形とともに示す、第１
図の通信システムにおいて使用される第３図の構成の一
員体例の簡略図、 第６図は第５図の詳細システム・ブロック図、第７図は
第６図の一要素の概略図、 第８図は第７図の説明に用いられる動作波形の波形図、 第９図は第７図の動作の説明に用いられるフローチャー
ト図、 第１０図は第７図の説明に用いられる他の組の動作波形
の波形図、 第１１図は第７図の説明に用いられる信号表示第１２図
は第７図の説明に用いられるもう１つの信号表示図、 第１３図は第７図の説明に用いられるさらに他の組の動
作波形の波形図、 第１４図は第１図の説明に用いられる波形図、第１５図
は第１図のシステムの他の構成部分のブロック図、 第１６図は第１５図の説明に用いられる動作波形の組の
波形図である。 第１７図は第１図のシステムにおいて使用するための本
発明の簡略ブロック図、 第１８図は第１７図の一部の詳細ブロック図である。 ３０・・・ＩＤＮ、１４２・・・プログラマブル・フィ
ーチャー・カード、４２０〜４２２・・・プログラマブ
ル・フィーチャー回路、４２４・・・信号プロセッサ、
４２６・・・アドレスバス、４２８・・・データバス。 ４３０・・・インタフェース回路、４３２・・・信号メ
モリ、４４２〜４４５・・・レジスタ、４５２・・・プ
ログラム・メモリ、４５４・・・データ・メモリ特許出
願人　ユナイテッド・チクノロシーズ・］−ボレイショ
ン 代理人　弁理士　大蒜　泉 図面の浄書（内容に変更なし） （６色　”ｉ　’ｊｉ　９；； ！／Ｇ、　／７ 〃ｌ ／ 手続補正書（龍） 昭和６０年　６月２７日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和６０年特許願第８９０８１号 ２、発明の名称 ＰＢＸ用信号装置 ３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国コネチカット州　０６１０１、
ハートフォード、フィナンシャル・プラグ　１ 名　称　ユナイテッド・チクノロシーズ・コーポレイシ
ョン代表者　ロパート・シー・ウォーカー ４、代理人〒１０１ ６、補正により増加する発明の数　な　し７、補正の対
象

Claims (3)

【特許請求の範囲】
1. （１）ユーザーが構内交換（ＰＢＸ）の応用機能を選択
   できるようにするべく、呼プロセッサ制御を有づる直列
   ディジタルＰＢＸにおいて使用するためのＰＢＸ用信号
   装置であって、 信号処理手段を有し、この信号処理手段は、並列人力／
   出力（Ｉｌｏ）データバスおよびアドレスバスを有Ｊる
   とともに、前記ＰＢＸの呼プロセッサからのコマンド信
   号と、前記ＰＢＸの時間基準からのクロック信号と、ユ
   ーザープログラムに′　よる応用機能の実行に際して該
   処理手段によってなされるべきステップを限定するプロ
   グラム・アルゴリズムとに応答し、 信号メモリを有し、この信号メモリは、前記プロセッサ
   のＩ１０データバスおよびアドレスバスに応答するとと
   もに、前記処理手段のプログラム・アルゴリズムを記憶
   するためのプログラム・メモリと、ＰＢＸからのデータ
   信号を記憶するためのデータ・メモリとを含み、 信号インタフェース手段を有し、このインタフェース手
   段は、前記ＰＢＸと前記処理手段とに応答し、前記ＰＢ
   Ｘの信号通信フォーマットを前記処理手段の信号通信フ
   ォーマットにインタフェースするためのもので、それに
   よって前記処理手段は前記ＰＢＸの呼ブＤセッサからの
   コマンド信号に応じて前記プログラム・メモリに記憶さ
   れた前記プログラム・アルゴリズムを実行する、ＰＢＸ
   用信号七置装
2. （２）前記インタフェース手段は、前記直列ＰＢＸと並
   列信号処理手段との間に全二重インタフェースを提供す
   るための直並列および並直列シフトレジスタを含む特許
   請求の範囲第１項記載のＰＢＸ用信号装置。
3. （３）前記プログラム・アルゴリズムは、前記ＰＢＸか
   ら前記処理手段へラインを通じてロードされ、前記処理
   手段は、前記ロードされたプログラム・アルゴリズムを
   、前記呼プロセッサからのコマンド信号に応じて実行す
   るために前記プログ